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Data Structures | Macros
hpm_ppi_regs.h File Reference

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Data Structures

struct  PPI_Type
 

Macros

#define PPI_GLB_CFG_PAD_OUT_REG_ENJ_MASK   (0x2U)
 
#define PPI_GLB_CFG_PAD_OUT_REG_ENJ_SHIFT   (1U)
 
#define PPI_GLB_CFG_PAD_OUT_REG_ENJ_SET(x)   (((uint32_t)(x) << PPI_GLB_CFG_PAD_OUT_REG_ENJ_SHIFT) & PPI_GLB_CFG_PAD_OUT_REG_ENJ_MASK)
 
#define PPI_GLB_CFG_PAD_OUT_REG_ENJ_GET(x)   (((uint32_t)(x) & PPI_GLB_CFG_PAD_OUT_REG_ENJ_MASK) >> PPI_GLB_CFG_PAD_OUT_REG_ENJ_SHIFT)
 
#define PPI_GLB_CFG_SOFT_RESET_MASK   (0x1U)
 
#define PPI_GLB_CFG_SOFT_RESET_SHIFT   (0U)
 
#define PPI_GLB_CFG_SOFT_RESET_SET(x)   (((uint32_t)(x) << PPI_GLB_CFG_SOFT_RESET_SHIFT) & PPI_GLB_CFG_SOFT_RESET_MASK)
 
#define PPI_GLB_CFG_SOFT_RESET_GET(x)   (((uint32_t)(x) & PPI_GLB_CFG_SOFT_RESET_MASK) >> PPI_GLB_CFG_SOFT_RESET_SHIFT)
 
#define PPI_PAD_CFG_CS_IDLE_ST_MASK   (0xF000000UL)
 
#define PPI_PAD_CFG_CS_IDLE_ST_SHIFT   (24U)
 
#define PPI_PAD_CFG_CS_IDLE_ST_SET(x)   (((uint32_t)(x) << PPI_PAD_CFG_CS_IDLE_ST_SHIFT) & PPI_PAD_CFG_CS_IDLE_ST_MASK)
 
#define PPI_PAD_CFG_CS_IDLE_ST_GET(x)   (((uint32_t)(x) & PPI_PAD_CFG_CS_IDLE_ST_MASK) >> PPI_PAD_CFG_CS_IDLE_ST_SHIFT)
 
#define PPI_PAD_CFG_CTRL_PAD_OE_MASK   (0xFF00U)
 
#define PPI_PAD_CFG_CTRL_PAD_OE_SHIFT   (8U)
 
#define PPI_PAD_CFG_CTRL_PAD_OE_SET(x)   (((uint32_t)(x) << PPI_PAD_CFG_CTRL_PAD_OE_SHIFT) & PPI_PAD_CFG_CTRL_PAD_OE_MASK)
 
#define PPI_PAD_CFG_CTRL_PAD_OE_GET(x)   (((uint32_t)(x) & PPI_PAD_CFG_CTRL_PAD_OE_MASK) >> PPI_PAD_CFG_CTRL_PAD_OE_SHIFT)
 
#define PPI_PAD_CFG_CTRL_PAD_POL_MASK   (0xFFU)
 
#define PPI_PAD_CFG_CTRL_PAD_POL_SHIFT   (0U)
 
#define PPI_PAD_CFG_CTRL_PAD_POL_SET(x)   (((uint32_t)(x) << PPI_PAD_CFG_CTRL_PAD_POL_SHIFT) & PPI_PAD_CFG_CTRL_PAD_POL_MASK)
 
#define PPI_PAD_CFG_CTRL_PAD_POL_GET(x)   (((uint32_t)(x) & PPI_PAD_CFG_CTRL_PAD_POL_MASK) >> PPI_PAD_CFG_CTRL_PAD_POL_SHIFT)
 
#define PPI_CLKPIN_CFG_CYCLE_MASK   (0xF000000UL)
 
#define PPI_CLKPIN_CFG_CYCLE_SHIFT   (24U)
 
#define PPI_CLKPIN_CFG_CYCLE_SET(x)   (((uint32_t)(x) << PPI_CLKPIN_CFG_CYCLE_SHIFT) & PPI_CLKPIN_CFG_CYCLE_MASK)
 
#define PPI_CLKPIN_CFG_CYCLE_GET(x)   (((uint32_t)(x) & PPI_CLKPIN_CFG_CYCLE_MASK) >> PPI_CLKPIN_CFG_CYCLE_SHIFT)
 
#define PPI_CLKPIN_CFG_HIGH_MASK   (0xF0000UL)
 
#define PPI_CLKPIN_CFG_HIGH_SHIFT   (16U)
 
#define PPI_CLKPIN_CFG_HIGH_SET(x)   (((uint32_t)(x) << PPI_CLKPIN_CFG_HIGH_SHIFT) & PPI_CLKPIN_CFG_HIGH_MASK)
 
#define PPI_CLKPIN_CFG_HIGH_GET(x)   (((uint32_t)(x) & PPI_CLKPIN_CFG_HIGH_MASK) >> PPI_CLKPIN_CFG_HIGH_SHIFT)
 
#define PPI_CLKPIN_CFG_LOW_MASK   (0xF00U)
 
#define PPI_CLKPIN_CFG_LOW_SHIFT   (8U)
 
#define PPI_CLKPIN_CFG_LOW_SET(x)   (((uint32_t)(x) << PPI_CLKPIN_CFG_LOW_SHIFT) & PPI_CLKPIN_CFG_LOW_MASK)
 
#define PPI_CLKPIN_CFG_LOW_GET(x)   (((uint32_t)(x) & PPI_CLKPIN_CFG_LOW_MASK) >> PPI_CLKPIN_CFG_LOW_SHIFT)
 
#define PPI_CLKPIN_CFG_INVERT_MASK   (0x20U)
 
#define PPI_CLKPIN_CFG_INVERT_SHIFT   (5U)
 
#define PPI_CLKPIN_CFG_INVERT_SET(x)   (((uint32_t)(x) << PPI_CLKPIN_CFG_INVERT_SHIFT) & PPI_CLKPIN_CFG_INVERT_MASK)
 
#define PPI_CLKPIN_CFG_INVERT_GET(x)   (((uint32_t)(x) & PPI_CLKPIN_CFG_INVERT_MASK) >> PPI_CLKPIN_CFG_INVERT_SHIFT)
 
#define PPI_CLKPIN_CFG_AON_MASK   (0x2U)
 
#define PPI_CLKPIN_CFG_AON_SHIFT   (1U)
 
#define PPI_CLKPIN_CFG_AON_SET(x)   (((uint32_t)(x) << PPI_CLKPIN_CFG_AON_SHIFT) & PPI_CLKPIN_CFG_AON_MASK)
 
#define PPI_CLKPIN_CFG_AON_GET(x)   (((uint32_t)(x) & PPI_CLKPIN_CFG_AON_MASK) >> PPI_CLKPIN_CFG_AON_SHIFT)
 
#define PPI_CLKPIN_CFG_EN_MASK   (0x1U)
 
#define PPI_CLKPIN_CFG_EN_SHIFT   (0U)
 
#define PPI_CLKPIN_CFG_EN_SET(x)   (((uint32_t)(x) << PPI_CLKPIN_CFG_EN_SHIFT) & PPI_CLKPIN_CFG_EN_MASK)
 
#define PPI_CLKPIN_CFG_EN_GET(x)   (((uint32_t)(x) & PPI_CLKPIN_CFG_EN_MASK) >> PPI_CLKPIN_CFG_EN_SHIFT)
 
#define PPI_TM_CFG_TM_EN_MASK   (0x10000UL)
 
#define PPI_TM_CFG_TM_EN_SHIFT   (16U)
 
#define PPI_TM_CFG_TM_EN_SET(x)   (((uint32_t)(x) << PPI_TM_CFG_TM_EN_SHIFT) & PPI_TM_CFG_TM_EN_MASK)
 
#define PPI_TM_CFG_TM_EN_GET(x)   (((uint32_t)(x) & PPI_TM_CFG_TM_EN_MASK) >> PPI_TM_CFG_TM_EN_SHIFT)
 
#define PPI_TM_CFG_TM_CFG_MASK   (0xFFFU)
 
#define PPI_TM_CFG_TM_CFG_SHIFT   (0U)
 
#define PPI_TM_CFG_TM_CFG_SET(x)   (((uint32_t)(x) << PPI_TM_CFG_TM_CFG_SHIFT) & PPI_TM_CFG_TM_CFG_MASK)
 
#define PPI_TM_CFG_TM_CFG_GET(x)   (((uint32_t)(x) & PPI_TM_CFG_TM_CFG_MASK) >> PPI_TM_CFG_TM_CFG_SHIFT)
 
#define PPI_IRQ_STS_IRQ_TMOUT_STS_MASK   (0x1U)
 
#define PPI_IRQ_STS_IRQ_TMOUT_STS_SHIFT   (0U)
 
#define PPI_IRQ_STS_IRQ_TMOUT_STS_SET(x)   (((uint32_t)(x) << PPI_IRQ_STS_IRQ_TMOUT_STS_SHIFT) & PPI_IRQ_STS_IRQ_TMOUT_STS_MASK)
 
#define PPI_IRQ_STS_IRQ_TMOUT_STS_GET(x)   (((uint32_t)(x) & PPI_IRQ_STS_IRQ_TMOUT_STS_MASK) >> PPI_IRQ_STS_IRQ_TMOUT_STS_SHIFT)
 
#define PPI_IRQ_EN_IRQ_TMOUT_EN_MASK   (0x1U)
 
#define PPI_IRQ_EN_IRQ_TMOUT_EN_SHIFT   (0U)
 
#define PPI_IRQ_EN_IRQ_TMOUT_EN_SET(x)   (((uint32_t)(x) << PPI_IRQ_EN_IRQ_TMOUT_EN_SHIFT) & PPI_IRQ_EN_IRQ_TMOUT_EN_MASK)
 
#define PPI_IRQ_EN_IRQ_TMOUT_EN_GET(x)   (((uint32_t)(x) & PPI_IRQ_EN_IRQ_TMOUT_EN_MASK) >> PPI_IRQ_EN_IRQ_TMOUT_EN_SHIFT)
 
#define PPI_CS_CFG0_ADDR_END_MASK   (0xFFF0000UL)
 
#define PPI_CS_CFG0_ADDR_END_SHIFT   (16U)
 
#define PPI_CS_CFG0_ADDR_END_SET(x)   (((uint32_t)(x) << PPI_CS_CFG0_ADDR_END_SHIFT) & PPI_CS_CFG0_ADDR_END_MASK)
 
#define PPI_CS_CFG0_ADDR_END_GET(x)   (((uint32_t)(x) & PPI_CS_CFG0_ADDR_END_MASK) >> PPI_CS_CFG0_ADDR_END_SHIFT)
 
#define PPI_CS_CFG0_ADDR_START_MASK   (0xFFFU)
 
#define PPI_CS_CFG0_ADDR_START_SHIFT   (0U)
 
#define PPI_CS_CFG0_ADDR_START_SET(x)   (((uint32_t)(x) << PPI_CS_CFG0_ADDR_START_SHIFT) & PPI_CS_CFG0_ADDR_START_MASK)
 
#define PPI_CS_CFG0_ADDR_START_GET(x)   (((uint32_t)(x) & PPI_CS_CFG0_ADDR_START_MASK) >> PPI_CS_CFG0_ADDR_START_SHIFT)
 
#define PPI_CS_CFG1_ADDR_MASK_MASK   (0xFFFF0000UL)
 
#define PPI_CS_CFG1_ADDR_MASK_SHIFT   (16U)
 
#define PPI_CS_CFG1_ADDR_MASK_SET(x)   (((uint32_t)(x) << PPI_CS_CFG1_ADDR_MASK_SHIFT) & PPI_CS_CFG1_ADDR_MASK_MASK)
 
#define PPI_CS_CFG1_ADDR_MASK_GET(x)   (((uint32_t)(x) & PPI_CS_CFG1_ADDR_MASK_MASK) >> PPI_CS_CFG1_ADDR_MASK_SHIFT)
 
#define PPI_CS_CFG1_ADDR_SHIFT_MASK   (0xFU)
 
#define PPI_CS_CFG1_ADDR_SHIFT_SHIFT   (0U)
 
#define PPI_CS_CFG1_ADDR_SHIFT_SET(x)   (((uint32_t)(x) << PPI_CS_CFG1_ADDR_SHIFT_SHIFT) & PPI_CS_CFG1_ADDR_SHIFT_MASK)
 
#define PPI_CS_CFG1_ADDR_SHIFT_GET(x)   (((uint32_t)(x) & PPI_CS_CFG1_ADDR_SHIFT_MASK) >> PPI_CS_CFG1_ADDR_SHIFT_SHIFT)
 
#define PPI_CS_CFG2_CS_SYNC_EN_MASK   (0x10000000UL)
 
#define PPI_CS_CFG2_CS_SYNC_EN_SHIFT   (28U)
 
#define PPI_CS_CFG2_CS_SYNC_EN_SET(x)   (((uint32_t)(x) << PPI_CS_CFG2_CS_SYNC_EN_SHIFT) & PPI_CS_CFG2_CS_SYNC_EN_MASK)
 
#define PPI_CS_CFG2_CS_SYNC_EN_GET(x)   (((uint32_t)(x) & PPI_CS_CFG2_CS_SYNC_EN_MASK) >> PPI_CS_CFG2_CS_SYNC_EN_SHIFT)
 
#define PPI_CS_CFG2_SYNC_CLK_SEL_MASK   (0xF00000UL)
 
#define PPI_CS_CFG2_SYNC_CLK_SEL_SHIFT   (20U)
 
#define PPI_CS_CFG2_SYNC_CLK_SEL_SET(x)   (((uint32_t)(x) << PPI_CS_CFG2_SYNC_CLK_SEL_SHIFT) & PPI_CS_CFG2_SYNC_CLK_SEL_MASK)
 
#define PPI_CS_CFG2_SYNC_CLK_SEL_GET(x)   (((uint32_t)(x) & PPI_CS_CFG2_SYNC_CLK_SEL_MASK) >> PPI_CS_CFG2_SYNC_CLK_SEL_SHIFT)
 
#define PPI_CS_CFG2_READY_IN_SEL_MASK   (0x1000U)
 
#define PPI_CS_CFG2_READY_IN_SEL_SHIFT   (12U)
 
#define PPI_CS_CFG2_READY_IN_SEL_SET(x)   (((uint32_t)(x) << PPI_CS_CFG2_READY_IN_SEL_SHIFT) & PPI_CS_CFG2_READY_IN_SEL_MASK)
 
#define PPI_CS_CFG2_READY_IN_SEL_GET(x)   (((uint32_t)(x) & PPI_CS_CFG2_READY_IN_SEL_MASK) >> PPI_CS_CFG2_READY_IN_SEL_SHIFT)
 
#define PPI_CS_CFG2_INTER_CMD_DLY_MASK   (0xF0U)
 
#define PPI_CS_CFG2_INTER_CMD_DLY_SHIFT   (4U)
 
#define PPI_CS_CFG2_INTER_CMD_DLY_SET(x)   (((uint32_t)(x) << PPI_CS_CFG2_INTER_CMD_DLY_SHIFT) & PPI_CS_CFG2_INTER_CMD_DLY_MASK)
 
#define PPI_CS_CFG2_INTER_CMD_DLY_GET(x)   (((uint32_t)(x) & PPI_CS_CFG2_INTER_CMD_DLY_MASK) >> PPI_CS_CFG2_INTER_CMD_DLY_SHIFT)
 
#define PPI_CS_CFG2_DM_POLARITY_MASK   (0x8U)
 
#define PPI_CS_CFG2_DM_POLARITY_SHIFT   (3U)
 
#define PPI_CS_CFG2_DM_POLARITY_SET(x)   (((uint32_t)(x) << PPI_CS_CFG2_DM_POLARITY_SHIFT) & PPI_CS_CFG2_DM_POLARITY_MASK)
 
#define PPI_CS_CFG2_DM_POLARITY_GET(x)   (((uint32_t)(x) & PPI_CS_CFG2_DM_POLARITY_MASK) >> PPI_CS_CFG2_DM_POLARITY_SHIFT)
 
#define PPI_CS_CFG2_PORT_SIZE_MASK   (0x6U)
 
#define PPI_CS_CFG2_PORT_SIZE_SHIFT   (1U)
 
#define PPI_CS_CFG2_PORT_SIZE_SET(x)   (((uint32_t)(x) << PPI_CS_CFG2_PORT_SIZE_SHIFT) & PPI_CS_CFG2_PORT_SIZE_MASK)
 
#define PPI_CS_CFG2_PORT_SIZE_GET(x)   (((uint32_t)(x) & PPI_CS_CFG2_PORT_SIZE_MASK) >> PPI_CS_CFG2_PORT_SIZE_SHIFT)
 
#define PPI_CS_CFG2_ENABLE_MASK   (0x1U)
 
#define PPI_CS_CFG2_ENABLE_SHIFT   (0U)
 
#define PPI_CS_CFG2_ENABLE_SET(x)   (((uint32_t)(x) << PPI_CS_CFG2_ENABLE_SHIFT) & PPI_CS_CFG2_ENABLE_MASK)
 
#define PPI_CS_CFG2_ENABLE_GET(x)   (((uint32_t)(x) & PPI_CS_CFG2_ENABLE_MASK) >> PPI_CS_CFG2_ENABLE_SHIFT)
 
#define PPI_CS_CFG3_RCMD_END1_MASK   (0x3F000000UL)
 
#define PPI_CS_CFG3_RCMD_END1_SHIFT   (24U)
 
#define PPI_CS_CFG3_RCMD_END1_SET(x)   (((uint32_t)(x) << PPI_CS_CFG3_RCMD_END1_SHIFT) & PPI_CS_CFG3_RCMD_END1_MASK)
 
#define PPI_CS_CFG3_RCMD_END1_GET(x)   (((uint32_t)(x) & PPI_CS_CFG3_RCMD_END1_MASK) >> PPI_CS_CFG3_RCMD_END1_SHIFT)
 
#define PPI_CS_CFG3_RCMD_START1_MASK   (0x3F0000UL)
 
#define PPI_CS_CFG3_RCMD_START1_SHIFT   (16U)
 
#define PPI_CS_CFG3_RCMD_START1_SET(x)   (((uint32_t)(x) << PPI_CS_CFG3_RCMD_START1_SHIFT) & PPI_CS_CFG3_RCMD_START1_MASK)
 
#define PPI_CS_CFG3_RCMD_START1_GET(x)   (((uint32_t)(x) & PPI_CS_CFG3_RCMD_START1_MASK) >> PPI_CS_CFG3_RCMD_START1_SHIFT)
 
#define PPI_CS_CFG3_RCMD_END0_MASK   (0x3F00U)
 
#define PPI_CS_CFG3_RCMD_END0_SHIFT   (8U)
 
#define PPI_CS_CFG3_RCMD_END0_SET(x)   (((uint32_t)(x) << PPI_CS_CFG3_RCMD_END0_SHIFT) & PPI_CS_CFG3_RCMD_END0_MASK)
 
#define PPI_CS_CFG3_RCMD_END0_GET(x)   (((uint32_t)(x) & PPI_CS_CFG3_RCMD_END0_MASK) >> PPI_CS_CFG3_RCMD_END0_SHIFT)
 
#define PPI_CS_CFG3_RCMD_START0_MASK   (0x3FU)
 
#define PPI_CS_CFG3_RCMD_START0_SHIFT   (0U)
 
#define PPI_CS_CFG3_RCMD_START0_SET(x)   (((uint32_t)(x) << PPI_CS_CFG3_RCMD_START0_SHIFT) & PPI_CS_CFG3_RCMD_START0_MASK)
 
#define PPI_CS_CFG3_RCMD_START0_GET(x)   (((uint32_t)(x) & PPI_CS_CFG3_RCMD_START0_MASK) >> PPI_CS_CFG3_RCMD_START0_SHIFT)
 
#define PPI_CS_CFG4_WCMD_END1_MASK   (0x3F000000UL)
 
#define PPI_CS_CFG4_WCMD_END1_SHIFT   (24U)
 
#define PPI_CS_CFG4_WCMD_END1_SET(x)   (((uint32_t)(x) << PPI_CS_CFG4_WCMD_END1_SHIFT) & PPI_CS_CFG4_WCMD_END1_MASK)
 
#define PPI_CS_CFG4_WCMD_END1_GET(x)   (((uint32_t)(x) & PPI_CS_CFG4_WCMD_END1_MASK) >> PPI_CS_CFG4_WCMD_END1_SHIFT)
 
#define PPI_CS_CFG4_WCMD_START1_MASK   (0x3F0000UL)
 
#define PPI_CS_CFG4_WCMD_START1_SHIFT   (16U)
 
#define PPI_CS_CFG4_WCMD_START1_SET(x)   (((uint32_t)(x) << PPI_CS_CFG4_WCMD_START1_SHIFT) & PPI_CS_CFG4_WCMD_START1_MASK)
 
#define PPI_CS_CFG4_WCMD_START1_GET(x)   (((uint32_t)(x) & PPI_CS_CFG4_WCMD_START1_MASK) >> PPI_CS_CFG4_WCMD_START1_SHIFT)
 
#define PPI_CS_CFG4_WCMD_END0_MASK   (0x3F00U)
 
#define PPI_CS_CFG4_WCMD_END0_SHIFT   (8U)
 
#define PPI_CS_CFG4_WCMD_END0_SET(x)   (((uint32_t)(x) << PPI_CS_CFG4_WCMD_END0_SHIFT) & PPI_CS_CFG4_WCMD_END0_MASK)
 
#define PPI_CS_CFG4_WCMD_END0_GET(x)   (((uint32_t)(x) & PPI_CS_CFG4_WCMD_END0_MASK) >> PPI_CS_CFG4_WCMD_END0_SHIFT)
 
#define PPI_CS_CFG4_WCMD_START0_MASK   (0x3FU)
 
#define PPI_CS_CFG4_WCMD_START0_SHIFT   (0U)
 
#define PPI_CS_CFG4_WCMD_START0_SET(x)   (((uint32_t)(x) << PPI_CS_CFG4_WCMD_START0_SHIFT) & PPI_CS_CFG4_WCMD_START0_MASK)
 
#define PPI_CS_CFG4_WCMD_START0_GET(x)   (((uint32_t)(x) & PPI_CS_CFG4_WCMD_START0_MASK) >> PPI_CS_CFG4_WCMD_START0_SHIFT)
 
#define PPI_CMD_CMD_CFG_CS_VAL_MASK   (0x20000UL)
 
#define PPI_CMD_CMD_CFG_CS_VAL_SHIFT   (17U)
 
#define PPI_CMD_CMD_CFG_CS_VAL_SET(x)   (((uint32_t)(x) << PPI_CMD_CMD_CFG_CS_VAL_SHIFT) & PPI_CMD_CMD_CFG_CS_VAL_MASK)
 
#define PPI_CMD_CMD_CFG_CS_VAL_GET(x)   (((uint32_t)(x) & PPI_CMD_CMD_CFG_CS_VAL_MASK) >> PPI_CMD_CMD_CFG_CS_VAL_SHIFT)
 
#define PPI_CMD_CMD_CFG_CLK_GATE_MASK   (0x10000UL)
 
#define PPI_CMD_CMD_CFG_CLK_GATE_SHIFT   (16U)
 
#define PPI_CMD_CMD_CFG_CLK_GATE_SET(x)   (((uint32_t)(x) << PPI_CMD_CMD_CFG_CLK_GATE_SHIFT) & PPI_CMD_CMD_CFG_CLK_GATE_MASK)
 
#define PPI_CMD_CMD_CFG_CLK_GATE_GET(x)   (((uint32_t)(x) & PPI_CMD_CMD_CFG_CLK_GATE_MASK) >> PPI_CMD_CMD_CFG_CLK_GATE_SHIFT)
 
#define PPI_CMD_CMD_CFG_CYCLE_NUM_MASK   (0xFFU)
 
#define PPI_CMD_CMD_CFG_CYCLE_NUM_SHIFT   (0U)
 
#define PPI_CMD_CMD_CFG_CYCLE_NUM_SET(x)   (((uint32_t)(x) << PPI_CMD_CMD_CFG_CYCLE_NUM_SHIFT) & PPI_CMD_CMD_CFG_CYCLE_NUM_MASK)
 
#define PPI_CMD_CMD_CFG_CYCLE_NUM_GET(x)   (((uint32_t)(x) & PPI_CMD_CMD_CFG_CYCLE_NUM_MASK) >> PPI_CMD_CMD_CFG_CYCLE_NUM_SHIFT)
 
#define PPI_CMD_AD_CFG_DIR3_MASK   (0x8000U)
 
#define PPI_CMD_AD_CFG_DIR3_SHIFT   (15U)
 
#define PPI_CMD_AD_CFG_DIR3_SET(x)   (((uint32_t)(x) << PPI_CMD_AD_CFG_DIR3_SHIFT) & PPI_CMD_AD_CFG_DIR3_MASK)
 
#define PPI_CMD_AD_CFG_DIR3_GET(x)   (((uint32_t)(x) & PPI_CMD_AD_CFG_DIR3_MASK) >> PPI_CMD_AD_CFG_DIR3_SHIFT)
 
#define PPI_CMD_AD_CFG_AD_SEL3_MASK   (0x4000U)
 
#define PPI_CMD_AD_CFG_AD_SEL3_SHIFT   (14U)
 
#define PPI_CMD_AD_CFG_AD_SEL3_SET(x)   (((uint32_t)(x) << PPI_CMD_AD_CFG_AD_SEL3_SHIFT) & PPI_CMD_AD_CFG_AD_SEL3_MASK)
 
#define PPI_CMD_AD_CFG_AD_SEL3_GET(x)   (((uint32_t)(x) & PPI_CMD_AD_CFG_AD_SEL3_MASK) >> PPI_CMD_AD_CFG_AD_SEL3_SHIFT)
 
#define PPI_CMD_AD_CFG_BYTE_SEL3_MASK   (0x3000U)
 
#define PPI_CMD_AD_CFG_BYTE_SEL3_SHIFT   (12U)
 
#define PPI_CMD_AD_CFG_BYTE_SEL3_SET(x)   (((uint32_t)(x) << PPI_CMD_AD_CFG_BYTE_SEL3_SHIFT) & PPI_CMD_AD_CFG_BYTE_SEL3_MASK)
 
#define PPI_CMD_AD_CFG_BYTE_SEL3_GET(x)   (((uint32_t)(x) & PPI_CMD_AD_CFG_BYTE_SEL3_MASK) >> PPI_CMD_AD_CFG_BYTE_SEL3_SHIFT)
 
#define PPI_CMD_AD_CFG_DIR2_MASK   (0x800U)
 
#define PPI_CMD_AD_CFG_DIR2_SHIFT   (11U)
 
#define PPI_CMD_AD_CFG_DIR2_SET(x)   (((uint32_t)(x) << PPI_CMD_AD_CFG_DIR2_SHIFT) & PPI_CMD_AD_CFG_DIR2_MASK)
 
#define PPI_CMD_AD_CFG_DIR2_GET(x)   (((uint32_t)(x) & PPI_CMD_AD_CFG_DIR2_MASK) >> PPI_CMD_AD_CFG_DIR2_SHIFT)
 
#define PPI_CMD_AD_CFG_AD_SEL2_MASK   (0x400U)
 
#define PPI_CMD_AD_CFG_AD_SEL2_SHIFT   (10U)
 
#define PPI_CMD_AD_CFG_AD_SEL2_SET(x)   (((uint32_t)(x) << PPI_CMD_AD_CFG_AD_SEL2_SHIFT) & PPI_CMD_AD_CFG_AD_SEL2_MASK)
 
#define PPI_CMD_AD_CFG_AD_SEL2_GET(x)   (((uint32_t)(x) & PPI_CMD_AD_CFG_AD_SEL2_MASK) >> PPI_CMD_AD_CFG_AD_SEL2_SHIFT)
 
#define PPI_CMD_AD_CFG_BYTE_SEL2_MASK   (0x300U)
 
#define PPI_CMD_AD_CFG_BYTE_SEL2_SHIFT   (8U)
 
#define PPI_CMD_AD_CFG_BYTE_SEL2_SET(x)   (((uint32_t)(x) << PPI_CMD_AD_CFG_BYTE_SEL2_SHIFT) & PPI_CMD_AD_CFG_BYTE_SEL2_MASK)
 
#define PPI_CMD_AD_CFG_BYTE_SEL2_GET(x)   (((uint32_t)(x) & PPI_CMD_AD_CFG_BYTE_SEL2_MASK) >> PPI_CMD_AD_CFG_BYTE_SEL2_SHIFT)
 
#define PPI_CMD_AD_CFG_DIR1_MASK   (0x80U)
 
#define PPI_CMD_AD_CFG_DIR1_SHIFT   (7U)
 
#define PPI_CMD_AD_CFG_DIR1_SET(x)   (((uint32_t)(x) << PPI_CMD_AD_CFG_DIR1_SHIFT) & PPI_CMD_AD_CFG_DIR1_MASK)
 
#define PPI_CMD_AD_CFG_DIR1_GET(x)   (((uint32_t)(x) & PPI_CMD_AD_CFG_DIR1_MASK) >> PPI_CMD_AD_CFG_DIR1_SHIFT)
 
#define PPI_CMD_AD_CFG_AD_SEL1_MASK   (0x40U)
 
#define PPI_CMD_AD_CFG_AD_SEL1_SHIFT   (6U)
 
#define PPI_CMD_AD_CFG_AD_SEL1_SET(x)   (((uint32_t)(x) << PPI_CMD_AD_CFG_AD_SEL1_SHIFT) & PPI_CMD_AD_CFG_AD_SEL1_MASK)
 
#define PPI_CMD_AD_CFG_AD_SEL1_GET(x)   (((uint32_t)(x) & PPI_CMD_AD_CFG_AD_SEL1_MASK) >> PPI_CMD_AD_CFG_AD_SEL1_SHIFT)
 
#define PPI_CMD_AD_CFG_BYTE_SEL1_MASK   (0x30U)
 
#define PPI_CMD_AD_CFG_BYTE_SEL1_SHIFT   (4U)
 
#define PPI_CMD_AD_CFG_BYTE_SEL1_SET(x)   (((uint32_t)(x) << PPI_CMD_AD_CFG_BYTE_SEL1_SHIFT) & PPI_CMD_AD_CFG_BYTE_SEL1_MASK)
 
#define PPI_CMD_AD_CFG_BYTE_SEL1_GET(x)   (((uint32_t)(x) & PPI_CMD_AD_CFG_BYTE_SEL1_MASK) >> PPI_CMD_AD_CFG_BYTE_SEL1_SHIFT)
 
#define PPI_CMD_AD_CFG_DIR0_MASK   (0x8U)
 
#define PPI_CMD_AD_CFG_DIR0_SHIFT   (3U)
 
#define PPI_CMD_AD_CFG_DIR0_SET(x)   (((uint32_t)(x) << PPI_CMD_AD_CFG_DIR0_SHIFT) & PPI_CMD_AD_CFG_DIR0_MASK)
 
#define PPI_CMD_AD_CFG_DIR0_GET(x)   (((uint32_t)(x) & PPI_CMD_AD_CFG_DIR0_MASK) >> PPI_CMD_AD_CFG_DIR0_SHIFT)
 
#define PPI_CMD_AD_CFG_AD_SEL0_MASK   (0x4U)
 
#define PPI_CMD_AD_CFG_AD_SEL0_SHIFT   (2U)
 
#define PPI_CMD_AD_CFG_AD_SEL0_SET(x)   (((uint32_t)(x) << PPI_CMD_AD_CFG_AD_SEL0_SHIFT) & PPI_CMD_AD_CFG_AD_SEL0_MASK)
 
#define PPI_CMD_AD_CFG_AD_SEL0_GET(x)   (((uint32_t)(x) & PPI_CMD_AD_CFG_AD_SEL0_MASK) >> PPI_CMD_AD_CFG_AD_SEL0_SHIFT)
 
#define PPI_CMD_AD_CFG_BYTE_SEL0_MASK   (0x3U)
 
#define PPI_CMD_AD_CFG_BYTE_SEL0_SHIFT   (0U)
 
#define PPI_CMD_AD_CFG_BYTE_SEL0_SET(x)   (((uint32_t)(x) << PPI_CMD_AD_CFG_BYTE_SEL0_SHIFT) & PPI_CMD_AD_CFG_BYTE_SEL0_MASK)
 
#define PPI_CMD_AD_CFG_BYTE_SEL0_GET(x)   (((uint32_t)(x) & PPI_CMD_AD_CFG_BYTE_SEL0_MASK) >> PPI_CMD_AD_CFG_BYTE_SEL0_SHIFT)
 
#define PPI_CMD_CTRL_CFG_IO_CFG7_MASK   (0x10000000UL)
 
#define PPI_CMD_CTRL_CFG_IO_CFG7_SHIFT   (28U)
 
#define PPI_CMD_CTRL_CFG_IO_CFG7_SET(x)   (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG7_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG7_MASK)
 
#define PPI_CMD_CTRL_CFG_IO_CFG7_GET(x)   (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG7_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG7_SHIFT)
 
#define PPI_CMD_CTRL_CFG_IO_CFG6_MASK   (0x1000000UL)
 
#define PPI_CMD_CTRL_CFG_IO_CFG6_SHIFT   (24U)
 
#define PPI_CMD_CTRL_CFG_IO_CFG6_SET(x)   (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG6_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG6_MASK)
 
#define PPI_CMD_CTRL_CFG_IO_CFG6_GET(x)   (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG6_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG6_SHIFT)
 
#define PPI_CMD_CTRL_CFG_IO_CFG5_MASK   (0x100000UL)
 
#define PPI_CMD_CTRL_CFG_IO_CFG5_SHIFT   (20U)
 
#define PPI_CMD_CTRL_CFG_IO_CFG5_SET(x)   (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG5_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG5_MASK)
 
#define PPI_CMD_CTRL_CFG_IO_CFG5_GET(x)   (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG5_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG5_SHIFT)
 
#define PPI_CMD_CTRL_CFG_IO_CFG4_MASK   (0x10000UL)
 
#define PPI_CMD_CTRL_CFG_IO_CFG4_SHIFT   (16U)
 
#define PPI_CMD_CTRL_CFG_IO_CFG4_SET(x)   (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG4_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG4_MASK)
 
#define PPI_CMD_CTRL_CFG_IO_CFG4_GET(x)   (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG4_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG4_SHIFT)
 
#define PPI_CMD_CTRL_CFG_IO_CFG3_MASK   (0x1000U)
 
#define PPI_CMD_CTRL_CFG_IO_CFG3_SHIFT   (12U)
 
#define PPI_CMD_CTRL_CFG_IO_CFG3_SET(x)   (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG3_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG3_MASK)
 
#define PPI_CMD_CTRL_CFG_IO_CFG3_GET(x)   (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG3_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG3_SHIFT)
 
#define PPI_CMD_CTRL_CFG_IO_CFG2_MASK   (0x100U)
 
#define PPI_CMD_CTRL_CFG_IO_CFG2_SHIFT   (8U)
 
#define PPI_CMD_CTRL_CFG_IO_CFG2_SET(x)   (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG2_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG2_MASK)
 
#define PPI_CMD_CTRL_CFG_IO_CFG2_GET(x)   (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG2_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG2_SHIFT)
 
#define PPI_CMD_CTRL_CFG_IO_CFG1_MASK   (0x10U)
 
#define PPI_CMD_CTRL_CFG_IO_CFG1_SHIFT   (4U)
 
#define PPI_CMD_CTRL_CFG_IO_CFG1_SET(x)   (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG1_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG1_MASK)
 
#define PPI_CMD_CTRL_CFG_IO_CFG1_GET(x)   (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG1_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG1_SHIFT)
 
#define PPI_CMD_CTRL_CFG_IO_CFG0_MASK   (0x1U)
 
#define PPI_CMD_CTRL_CFG_IO_CFG0_SHIFT   (0U)
 
#define PPI_CMD_CTRL_CFG_IO_CFG0_SET(x)   (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG0_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG0_MASK)
 
#define PPI_CMD_CTRL_CFG_IO_CFG0_GET(x)   (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG0_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG0_SHIFT)
 
#define PPI_CS_0   (0UL)
 
#define PPI_CS_1   (1UL)
 
#define PPI_CS_2   (2UL)
 
#define PPI_CS_3   (3UL)
 
#define PPI_CMD_0   (0UL)
 
#define PPI_CMD_1   (1UL)
 
#define PPI_CMD_2   (2UL)
 
#define PPI_CMD_3   (3UL)
 
#define PPI_CMD_4   (4UL)
 
#define PPI_CMD_5   (5UL)
 
#define PPI_CMD_6   (6UL)
 
#define PPI_CMD_7   (7UL)
 
#define PPI_CMD_8   (8UL)
 
#define PPI_CMD_9   (9UL)
 
#define PPI_CMD_10   (10UL)
 
#define PPI_CMD_11   (11UL)
 
#define PPI_CMD_12   (12UL)
 
#define PPI_CMD_13   (13UL)
 
#define PPI_CMD_14   (14UL)
 
#define PPI_CMD_15   (15UL)
 
#define PPI_CMD_16   (16UL)
 
#define PPI_CMD_17   (17UL)
 
#define PPI_CMD_18   (18UL)
 
#define PPI_CMD_19   (19UL)
 
#define PPI_CMD_20   (20UL)
 
#define PPI_CMD_21   (21UL)
 
#define PPI_CMD_22   (22UL)
 
#define PPI_CMD_23   (23UL)
 
#define PPI_CMD_24   (24UL)
 
#define PPI_CMD_25   (25UL)
 
#define PPI_CMD_26   (26UL)
 
#define PPI_CMD_27   (27UL)
 
#define PPI_CMD_28   (28UL)
 
#define PPI_CMD_29   (29UL)
 
#define PPI_CMD_30   (30UL)
 
#define PPI_CMD_31   (31UL)
 
#define PPI_CMD_32   (32UL)
 
#define PPI_CMD_33   (33UL)
 
#define PPI_CMD_34   (34UL)
 
#define PPI_CMD_35   (35UL)
 
#define PPI_CMD_36   (36UL)
 
#define PPI_CMD_37   (37UL)
 
#define PPI_CMD_38   (38UL)
 
#define PPI_CMD_39   (39UL)
 
#define PPI_CMD_40   (40UL)
 
#define PPI_CMD_41   (41UL)
 
#define PPI_CMD_42   (42UL)
 
#define PPI_CMD_43   (43UL)
 
#define PPI_CMD_44   (44UL)
 
#define PPI_CMD_45   (45UL)
 
#define PPI_CMD_46   (46UL)
 
#define PPI_CMD_47   (47UL)
 
#define PPI_CMD_48   (48UL)
 
#define PPI_CMD_49   (49UL)
 
#define PPI_CMD_50   (50UL)
 
#define PPI_CMD_51   (51UL)
 
#define PPI_CMD_52   (52UL)
 
#define PPI_CMD_53   (53UL)
 
#define PPI_CMD_54   (54UL)
 
#define PPI_CMD_55   (55UL)
 
#define PPI_CMD_56   (56UL)
 
#define PPI_CMD_57   (57UL)
 
#define PPI_CMD_58   (58UL)
 
#define PPI_CMD_59   (59UL)
 
#define PPI_CMD_61   (61UL)
 
#define PPI_CMD_62   (62UL)
 
#define PPI_CMD_63   (63UL)
 

Macro Definition Documentation

◆ PPI_CLKPIN_CFG_AON_GET

#define PPI_CLKPIN_CFG_AON_GET (   x)    (((uint32_t)(x) & PPI_CLKPIN_CFG_AON_MASK) >> PPI_CLKPIN_CFG_AON_SHIFT)

◆ PPI_CLKPIN_CFG_AON_MASK

#define PPI_CLKPIN_CFG_AON_MASK   (0x2U)

◆ PPI_CLKPIN_CFG_AON_SET

#define PPI_CLKPIN_CFG_AON_SET (   x)    (((uint32_t)(x) << PPI_CLKPIN_CFG_AON_SHIFT) & PPI_CLKPIN_CFG_AON_MASK)

◆ PPI_CLKPIN_CFG_AON_SHIFT

#define PPI_CLKPIN_CFG_AON_SHIFT   (1U)

◆ PPI_CLKPIN_CFG_CYCLE_GET

#define PPI_CLKPIN_CFG_CYCLE_GET (   x)    (((uint32_t)(x) & PPI_CLKPIN_CFG_CYCLE_MASK) >> PPI_CLKPIN_CFG_CYCLE_SHIFT)

◆ PPI_CLKPIN_CFG_CYCLE_MASK

#define PPI_CLKPIN_CFG_CYCLE_MASK   (0xF000000UL)

◆ PPI_CLKPIN_CFG_CYCLE_SET

#define PPI_CLKPIN_CFG_CYCLE_SET (   x)    (((uint32_t)(x) << PPI_CLKPIN_CFG_CYCLE_SHIFT) & PPI_CLKPIN_CFG_CYCLE_MASK)

◆ PPI_CLKPIN_CFG_CYCLE_SHIFT

#define PPI_CLKPIN_CFG_CYCLE_SHIFT   (24U)

◆ PPI_CLKPIN_CFG_EN_GET

#define PPI_CLKPIN_CFG_EN_GET (   x)    (((uint32_t)(x) & PPI_CLKPIN_CFG_EN_MASK) >> PPI_CLKPIN_CFG_EN_SHIFT)

◆ PPI_CLKPIN_CFG_EN_MASK

#define PPI_CLKPIN_CFG_EN_MASK   (0x1U)

◆ PPI_CLKPIN_CFG_EN_SET

#define PPI_CLKPIN_CFG_EN_SET (   x)    (((uint32_t)(x) << PPI_CLKPIN_CFG_EN_SHIFT) & PPI_CLKPIN_CFG_EN_MASK)

◆ PPI_CLKPIN_CFG_EN_SHIFT

#define PPI_CLKPIN_CFG_EN_SHIFT   (0U)

◆ PPI_CLKPIN_CFG_HIGH_GET

#define PPI_CLKPIN_CFG_HIGH_GET (   x)    (((uint32_t)(x) & PPI_CLKPIN_CFG_HIGH_MASK) >> PPI_CLKPIN_CFG_HIGH_SHIFT)

◆ PPI_CLKPIN_CFG_HIGH_MASK

#define PPI_CLKPIN_CFG_HIGH_MASK   (0xF0000UL)

◆ PPI_CLKPIN_CFG_HIGH_SET

#define PPI_CLKPIN_CFG_HIGH_SET (   x)    (((uint32_t)(x) << PPI_CLKPIN_CFG_HIGH_SHIFT) & PPI_CLKPIN_CFG_HIGH_MASK)

◆ PPI_CLKPIN_CFG_HIGH_SHIFT

#define PPI_CLKPIN_CFG_HIGH_SHIFT   (16U)

◆ PPI_CLKPIN_CFG_INVERT_GET

#define PPI_CLKPIN_CFG_INVERT_GET (   x)    (((uint32_t)(x) & PPI_CLKPIN_CFG_INVERT_MASK) >> PPI_CLKPIN_CFG_INVERT_SHIFT)

◆ PPI_CLKPIN_CFG_INVERT_MASK

#define PPI_CLKPIN_CFG_INVERT_MASK   (0x20U)

◆ PPI_CLKPIN_CFG_INVERT_SET

#define PPI_CLKPIN_CFG_INVERT_SET (   x)    (((uint32_t)(x) << PPI_CLKPIN_CFG_INVERT_SHIFT) & PPI_CLKPIN_CFG_INVERT_MASK)

◆ PPI_CLKPIN_CFG_INVERT_SHIFT

#define PPI_CLKPIN_CFG_INVERT_SHIFT   (5U)

◆ PPI_CLKPIN_CFG_LOW_GET

#define PPI_CLKPIN_CFG_LOW_GET (   x)    (((uint32_t)(x) & PPI_CLKPIN_CFG_LOW_MASK) >> PPI_CLKPIN_CFG_LOW_SHIFT)

◆ PPI_CLKPIN_CFG_LOW_MASK

#define PPI_CLKPIN_CFG_LOW_MASK   (0xF00U)

◆ PPI_CLKPIN_CFG_LOW_SET

#define PPI_CLKPIN_CFG_LOW_SET (   x)    (((uint32_t)(x) << PPI_CLKPIN_CFG_LOW_SHIFT) & PPI_CLKPIN_CFG_LOW_MASK)

◆ PPI_CLKPIN_CFG_LOW_SHIFT

#define PPI_CLKPIN_CFG_LOW_SHIFT   (8U)

◆ PPI_CMD_0

#define PPI_CMD_0   (0UL)

◆ PPI_CMD_1

#define PPI_CMD_1   (1UL)

◆ PPI_CMD_10

#define PPI_CMD_10   (10UL)

◆ PPI_CMD_11

#define PPI_CMD_11   (11UL)

◆ PPI_CMD_12

#define PPI_CMD_12   (12UL)

◆ PPI_CMD_13

#define PPI_CMD_13   (13UL)

◆ PPI_CMD_14

#define PPI_CMD_14   (14UL)

◆ PPI_CMD_15

#define PPI_CMD_15   (15UL)

◆ PPI_CMD_16

#define PPI_CMD_16   (16UL)

◆ PPI_CMD_17

#define PPI_CMD_17   (17UL)

◆ PPI_CMD_18

#define PPI_CMD_18   (18UL)

◆ PPI_CMD_19

#define PPI_CMD_19   (19UL)

◆ PPI_CMD_2

#define PPI_CMD_2   (2UL)

◆ PPI_CMD_20

#define PPI_CMD_20   (20UL)

◆ PPI_CMD_21

#define PPI_CMD_21   (21UL)

◆ PPI_CMD_22

#define PPI_CMD_22   (22UL)

◆ PPI_CMD_23

#define PPI_CMD_23   (23UL)

◆ PPI_CMD_24

#define PPI_CMD_24   (24UL)

◆ PPI_CMD_25

#define PPI_CMD_25   (25UL)

◆ PPI_CMD_26

#define PPI_CMD_26   (26UL)

◆ PPI_CMD_27

#define PPI_CMD_27   (27UL)

◆ PPI_CMD_28

#define PPI_CMD_28   (28UL)

◆ PPI_CMD_29

#define PPI_CMD_29   (29UL)

◆ PPI_CMD_3

#define PPI_CMD_3   (3UL)

◆ PPI_CMD_30

#define PPI_CMD_30   (30UL)

◆ PPI_CMD_31

#define PPI_CMD_31   (31UL)

◆ PPI_CMD_32

#define PPI_CMD_32   (32UL)

◆ PPI_CMD_33

#define PPI_CMD_33   (33UL)

◆ PPI_CMD_34

#define PPI_CMD_34   (34UL)

◆ PPI_CMD_35

#define PPI_CMD_35   (35UL)

◆ PPI_CMD_36

#define PPI_CMD_36   (36UL)

◆ PPI_CMD_37

#define PPI_CMD_37   (37UL)

◆ PPI_CMD_38

#define PPI_CMD_38   (38UL)

◆ PPI_CMD_39

#define PPI_CMD_39   (39UL)

◆ PPI_CMD_4

#define PPI_CMD_4   (4UL)

◆ PPI_CMD_40

#define PPI_CMD_40   (40UL)

◆ PPI_CMD_41

#define PPI_CMD_41   (41UL)

◆ PPI_CMD_42

#define PPI_CMD_42   (42UL)

◆ PPI_CMD_43

#define PPI_CMD_43   (43UL)

◆ PPI_CMD_44

#define PPI_CMD_44   (44UL)

◆ PPI_CMD_45

#define PPI_CMD_45   (45UL)

◆ PPI_CMD_46

#define PPI_CMD_46   (46UL)

◆ PPI_CMD_47

#define PPI_CMD_47   (47UL)

◆ PPI_CMD_48

#define PPI_CMD_48   (48UL)

◆ PPI_CMD_49

#define PPI_CMD_49   (49UL)

◆ PPI_CMD_5

#define PPI_CMD_5   (5UL)

◆ PPI_CMD_50

#define PPI_CMD_50   (50UL)

◆ PPI_CMD_51

#define PPI_CMD_51   (51UL)

◆ PPI_CMD_52

#define PPI_CMD_52   (52UL)

◆ PPI_CMD_53

#define PPI_CMD_53   (53UL)

◆ PPI_CMD_54

#define PPI_CMD_54   (54UL)

◆ PPI_CMD_55

#define PPI_CMD_55   (55UL)

◆ PPI_CMD_56

#define PPI_CMD_56   (56UL)

◆ PPI_CMD_57

#define PPI_CMD_57   (57UL)

◆ PPI_CMD_58

#define PPI_CMD_58   (58UL)

◆ PPI_CMD_59

#define PPI_CMD_59   (59UL)

◆ PPI_CMD_6

#define PPI_CMD_6   (6UL)

◆ PPI_CMD_61

#define PPI_CMD_61   (61UL)

◆ PPI_CMD_62

#define PPI_CMD_62   (62UL)

◆ PPI_CMD_63

#define PPI_CMD_63   (63UL)

◆ PPI_CMD_7

#define PPI_CMD_7   (7UL)

◆ PPI_CMD_8

#define PPI_CMD_8   (8UL)

◆ PPI_CMD_9

#define PPI_CMD_9   (9UL)

◆ PPI_CMD_AD_CFG_AD_SEL0_GET

#define PPI_CMD_AD_CFG_AD_SEL0_GET (   x)    (((uint32_t)(x) & PPI_CMD_AD_CFG_AD_SEL0_MASK) >> PPI_CMD_AD_CFG_AD_SEL0_SHIFT)

◆ PPI_CMD_AD_CFG_AD_SEL0_MASK

#define PPI_CMD_AD_CFG_AD_SEL0_MASK   (0x4U)

◆ PPI_CMD_AD_CFG_AD_SEL0_SET

#define PPI_CMD_AD_CFG_AD_SEL0_SET (   x)    (((uint32_t)(x) << PPI_CMD_AD_CFG_AD_SEL0_SHIFT) & PPI_CMD_AD_CFG_AD_SEL0_MASK)

◆ PPI_CMD_AD_CFG_AD_SEL0_SHIFT

#define PPI_CMD_AD_CFG_AD_SEL0_SHIFT   (2U)

◆ PPI_CMD_AD_CFG_AD_SEL1_GET

#define PPI_CMD_AD_CFG_AD_SEL1_GET (   x)    (((uint32_t)(x) & PPI_CMD_AD_CFG_AD_SEL1_MASK) >> PPI_CMD_AD_CFG_AD_SEL1_SHIFT)

◆ PPI_CMD_AD_CFG_AD_SEL1_MASK

#define PPI_CMD_AD_CFG_AD_SEL1_MASK   (0x40U)

◆ PPI_CMD_AD_CFG_AD_SEL1_SET

#define PPI_CMD_AD_CFG_AD_SEL1_SET (   x)    (((uint32_t)(x) << PPI_CMD_AD_CFG_AD_SEL1_SHIFT) & PPI_CMD_AD_CFG_AD_SEL1_MASK)

◆ PPI_CMD_AD_CFG_AD_SEL1_SHIFT

#define PPI_CMD_AD_CFG_AD_SEL1_SHIFT   (6U)

◆ PPI_CMD_AD_CFG_AD_SEL2_GET

#define PPI_CMD_AD_CFG_AD_SEL2_GET (   x)    (((uint32_t)(x) & PPI_CMD_AD_CFG_AD_SEL2_MASK) >> PPI_CMD_AD_CFG_AD_SEL2_SHIFT)

◆ PPI_CMD_AD_CFG_AD_SEL2_MASK

#define PPI_CMD_AD_CFG_AD_SEL2_MASK   (0x400U)

◆ PPI_CMD_AD_CFG_AD_SEL2_SET

#define PPI_CMD_AD_CFG_AD_SEL2_SET (   x)    (((uint32_t)(x) << PPI_CMD_AD_CFG_AD_SEL2_SHIFT) & PPI_CMD_AD_CFG_AD_SEL2_MASK)

◆ PPI_CMD_AD_CFG_AD_SEL2_SHIFT

#define PPI_CMD_AD_CFG_AD_SEL2_SHIFT   (10U)

◆ PPI_CMD_AD_CFG_AD_SEL3_GET

#define PPI_CMD_AD_CFG_AD_SEL3_GET (   x)    (((uint32_t)(x) & PPI_CMD_AD_CFG_AD_SEL3_MASK) >> PPI_CMD_AD_CFG_AD_SEL3_SHIFT)

◆ PPI_CMD_AD_CFG_AD_SEL3_MASK

#define PPI_CMD_AD_CFG_AD_SEL3_MASK   (0x4000U)

◆ PPI_CMD_AD_CFG_AD_SEL3_SET

#define PPI_CMD_AD_CFG_AD_SEL3_SET (   x)    (((uint32_t)(x) << PPI_CMD_AD_CFG_AD_SEL3_SHIFT) & PPI_CMD_AD_CFG_AD_SEL3_MASK)

◆ PPI_CMD_AD_CFG_AD_SEL3_SHIFT

#define PPI_CMD_AD_CFG_AD_SEL3_SHIFT   (14U)

◆ PPI_CMD_AD_CFG_BYTE_SEL0_GET

#define PPI_CMD_AD_CFG_BYTE_SEL0_GET (   x)    (((uint32_t)(x) & PPI_CMD_AD_CFG_BYTE_SEL0_MASK) >> PPI_CMD_AD_CFG_BYTE_SEL0_SHIFT)

◆ PPI_CMD_AD_CFG_BYTE_SEL0_MASK

#define PPI_CMD_AD_CFG_BYTE_SEL0_MASK   (0x3U)

◆ PPI_CMD_AD_CFG_BYTE_SEL0_SET

#define PPI_CMD_AD_CFG_BYTE_SEL0_SET (   x)    (((uint32_t)(x) << PPI_CMD_AD_CFG_BYTE_SEL0_SHIFT) & PPI_CMD_AD_CFG_BYTE_SEL0_MASK)

◆ PPI_CMD_AD_CFG_BYTE_SEL0_SHIFT

#define PPI_CMD_AD_CFG_BYTE_SEL0_SHIFT   (0U)

◆ PPI_CMD_AD_CFG_BYTE_SEL1_GET

#define PPI_CMD_AD_CFG_BYTE_SEL1_GET (   x)    (((uint32_t)(x) & PPI_CMD_AD_CFG_BYTE_SEL1_MASK) >> PPI_CMD_AD_CFG_BYTE_SEL1_SHIFT)

◆ PPI_CMD_AD_CFG_BYTE_SEL1_MASK

#define PPI_CMD_AD_CFG_BYTE_SEL1_MASK   (0x30U)

◆ PPI_CMD_AD_CFG_BYTE_SEL1_SET

#define PPI_CMD_AD_CFG_BYTE_SEL1_SET (   x)    (((uint32_t)(x) << PPI_CMD_AD_CFG_BYTE_SEL1_SHIFT) & PPI_CMD_AD_CFG_BYTE_SEL1_MASK)

◆ PPI_CMD_AD_CFG_BYTE_SEL1_SHIFT

#define PPI_CMD_AD_CFG_BYTE_SEL1_SHIFT   (4U)

◆ PPI_CMD_AD_CFG_BYTE_SEL2_GET

#define PPI_CMD_AD_CFG_BYTE_SEL2_GET (   x)    (((uint32_t)(x) & PPI_CMD_AD_CFG_BYTE_SEL2_MASK) >> PPI_CMD_AD_CFG_BYTE_SEL2_SHIFT)

◆ PPI_CMD_AD_CFG_BYTE_SEL2_MASK

#define PPI_CMD_AD_CFG_BYTE_SEL2_MASK   (0x300U)

◆ PPI_CMD_AD_CFG_BYTE_SEL2_SET

#define PPI_CMD_AD_CFG_BYTE_SEL2_SET (   x)    (((uint32_t)(x) << PPI_CMD_AD_CFG_BYTE_SEL2_SHIFT) & PPI_CMD_AD_CFG_BYTE_SEL2_MASK)

◆ PPI_CMD_AD_CFG_BYTE_SEL2_SHIFT

#define PPI_CMD_AD_CFG_BYTE_SEL2_SHIFT   (8U)

◆ PPI_CMD_AD_CFG_BYTE_SEL3_GET

#define PPI_CMD_AD_CFG_BYTE_SEL3_GET (   x)    (((uint32_t)(x) & PPI_CMD_AD_CFG_BYTE_SEL3_MASK) >> PPI_CMD_AD_CFG_BYTE_SEL3_SHIFT)

◆ PPI_CMD_AD_CFG_BYTE_SEL3_MASK

#define PPI_CMD_AD_CFG_BYTE_SEL3_MASK   (0x3000U)

◆ PPI_CMD_AD_CFG_BYTE_SEL3_SET

#define PPI_CMD_AD_CFG_BYTE_SEL3_SET (   x)    (((uint32_t)(x) << PPI_CMD_AD_CFG_BYTE_SEL3_SHIFT) & PPI_CMD_AD_CFG_BYTE_SEL3_MASK)

◆ PPI_CMD_AD_CFG_BYTE_SEL3_SHIFT

#define PPI_CMD_AD_CFG_BYTE_SEL3_SHIFT   (12U)

◆ PPI_CMD_AD_CFG_DIR0_GET

#define PPI_CMD_AD_CFG_DIR0_GET (   x)    (((uint32_t)(x) & PPI_CMD_AD_CFG_DIR0_MASK) >> PPI_CMD_AD_CFG_DIR0_SHIFT)

◆ PPI_CMD_AD_CFG_DIR0_MASK

#define PPI_CMD_AD_CFG_DIR0_MASK   (0x8U)

◆ PPI_CMD_AD_CFG_DIR0_SET

#define PPI_CMD_AD_CFG_DIR0_SET (   x)    (((uint32_t)(x) << PPI_CMD_AD_CFG_DIR0_SHIFT) & PPI_CMD_AD_CFG_DIR0_MASK)

◆ PPI_CMD_AD_CFG_DIR0_SHIFT

#define PPI_CMD_AD_CFG_DIR0_SHIFT   (3U)

◆ PPI_CMD_AD_CFG_DIR1_GET

#define PPI_CMD_AD_CFG_DIR1_GET (   x)    (((uint32_t)(x) & PPI_CMD_AD_CFG_DIR1_MASK) >> PPI_CMD_AD_CFG_DIR1_SHIFT)

◆ PPI_CMD_AD_CFG_DIR1_MASK

#define PPI_CMD_AD_CFG_DIR1_MASK   (0x80U)

◆ PPI_CMD_AD_CFG_DIR1_SET

#define PPI_CMD_AD_CFG_DIR1_SET (   x)    (((uint32_t)(x) << PPI_CMD_AD_CFG_DIR1_SHIFT) & PPI_CMD_AD_CFG_DIR1_MASK)

◆ PPI_CMD_AD_CFG_DIR1_SHIFT

#define PPI_CMD_AD_CFG_DIR1_SHIFT   (7U)

◆ PPI_CMD_AD_CFG_DIR2_GET

#define PPI_CMD_AD_CFG_DIR2_GET (   x)    (((uint32_t)(x) & PPI_CMD_AD_CFG_DIR2_MASK) >> PPI_CMD_AD_CFG_DIR2_SHIFT)

◆ PPI_CMD_AD_CFG_DIR2_MASK

#define PPI_CMD_AD_CFG_DIR2_MASK   (0x800U)

◆ PPI_CMD_AD_CFG_DIR2_SET

#define PPI_CMD_AD_CFG_DIR2_SET (   x)    (((uint32_t)(x) << PPI_CMD_AD_CFG_DIR2_SHIFT) & PPI_CMD_AD_CFG_DIR2_MASK)

◆ PPI_CMD_AD_CFG_DIR2_SHIFT

#define PPI_CMD_AD_CFG_DIR2_SHIFT   (11U)

◆ PPI_CMD_AD_CFG_DIR3_GET

#define PPI_CMD_AD_CFG_DIR3_GET (   x)    (((uint32_t)(x) & PPI_CMD_AD_CFG_DIR3_MASK) >> PPI_CMD_AD_CFG_DIR3_SHIFT)

◆ PPI_CMD_AD_CFG_DIR3_MASK

#define PPI_CMD_AD_CFG_DIR3_MASK   (0x8000U)

◆ PPI_CMD_AD_CFG_DIR3_SET

#define PPI_CMD_AD_CFG_DIR3_SET (   x)    (((uint32_t)(x) << PPI_CMD_AD_CFG_DIR3_SHIFT) & PPI_CMD_AD_CFG_DIR3_MASK)

◆ PPI_CMD_AD_CFG_DIR3_SHIFT

#define PPI_CMD_AD_CFG_DIR3_SHIFT   (15U)

◆ PPI_CMD_CMD_CFG_CLK_GATE_GET

#define PPI_CMD_CMD_CFG_CLK_GATE_GET (   x)    (((uint32_t)(x) & PPI_CMD_CMD_CFG_CLK_GATE_MASK) >> PPI_CMD_CMD_CFG_CLK_GATE_SHIFT)

◆ PPI_CMD_CMD_CFG_CLK_GATE_MASK

#define PPI_CMD_CMD_CFG_CLK_GATE_MASK   (0x10000UL)

◆ PPI_CMD_CMD_CFG_CLK_GATE_SET

#define PPI_CMD_CMD_CFG_CLK_GATE_SET (   x)    (((uint32_t)(x) << PPI_CMD_CMD_CFG_CLK_GATE_SHIFT) & PPI_CMD_CMD_CFG_CLK_GATE_MASK)

◆ PPI_CMD_CMD_CFG_CLK_GATE_SHIFT

#define PPI_CMD_CMD_CFG_CLK_GATE_SHIFT   (16U)

◆ PPI_CMD_CMD_CFG_CS_VAL_GET

#define PPI_CMD_CMD_CFG_CS_VAL_GET (   x)    (((uint32_t)(x) & PPI_CMD_CMD_CFG_CS_VAL_MASK) >> PPI_CMD_CMD_CFG_CS_VAL_SHIFT)

◆ PPI_CMD_CMD_CFG_CS_VAL_MASK

#define PPI_CMD_CMD_CFG_CS_VAL_MASK   (0x20000UL)

◆ PPI_CMD_CMD_CFG_CS_VAL_SET

#define PPI_CMD_CMD_CFG_CS_VAL_SET (   x)    (((uint32_t)(x) << PPI_CMD_CMD_CFG_CS_VAL_SHIFT) & PPI_CMD_CMD_CFG_CS_VAL_MASK)

◆ PPI_CMD_CMD_CFG_CS_VAL_SHIFT

#define PPI_CMD_CMD_CFG_CS_VAL_SHIFT   (17U)

◆ PPI_CMD_CMD_CFG_CYCLE_NUM_GET

#define PPI_CMD_CMD_CFG_CYCLE_NUM_GET (   x)    (((uint32_t)(x) & PPI_CMD_CMD_CFG_CYCLE_NUM_MASK) >> PPI_CMD_CMD_CFG_CYCLE_NUM_SHIFT)

◆ PPI_CMD_CMD_CFG_CYCLE_NUM_MASK

#define PPI_CMD_CMD_CFG_CYCLE_NUM_MASK   (0xFFU)

◆ PPI_CMD_CMD_CFG_CYCLE_NUM_SET

#define PPI_CMD_CMD_CFG_CYCLE_NUM_SET (   x)    (((uint32_t)(x) << PPI_CMD_CMD_CFG_CYCLE_NUM_SHIFT) & PPI_CMD_CMD_CFG_CYCLE_NUM_MASK)

◆ PPI_CMD_CMD_CFG_CYCLE_NUM_SHIFT

#define PPI_CMD_CMD_CFG_CYCLE_NUM_SHIFT   (0U)

◆ PPI_CMD_CTRL_CFG_IO_CFG0_GET

#define PPI_CMD_CTRL_CFG_IO_CFG0_GET (   x)    (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG0_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG0_SHIFT)

◆ PPI_CMD_CTRL_CFG_IO_CFG0_MASK

#define PPI_CMD_CTRL_CFG_IO_CFG0_MASK   (0x1U)

◆ PPI_CMD_CTRL_CFG_IO_CFG0_SET

#define PPI_CMD_CTRL_CFG_IO_CFG0_SET (   x)    (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG0_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG0_MASK)

◆ PPI_CMD_CTRL_CFG_IO_CFG0_SHIFT

#define PPI_CMD_CTRL_CFG_IO_CFG0_SHIFT   (0U)

◆ PPI_CMD_CTRL_CFG_IO_CFG1_GET

#define PPI_CMD_CTRL_CFG_IO_CFG1_GET (   x)    (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG1_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG1_SHIFT)

◆ PPI_CMD_CTRL_CFG_IO_CFG1_MASK

#define PPI_CMD_CTRL_CFG_IO_CFG1_MASK   (0x10U)

◆ PPI_CMD_CTRL_CFG_IO_CFG1_SET

#define PPI_CMD_CTRL_CFG_IO_CFG1_SET (   x)    (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG1_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG1_MASK)

◆ PPI_CMD_CTRL_CFG_IO_CFG1_SHIFT

#define PPI_CMD_CTRL_CFG_IO_CFG1_SHIFT   (4U)

◆ PPI_CMD_CTRL_CFG_IO_CFG2_GET

#define PPI_CMD_CTRL_CFG_IO_CFG2_GET (   x)    (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG2_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG2_SHIFT)

◆ PPI_CMD_CTRL_CFG_IO_CFG2_MASK

#define PPI_CMD_CTRL_CFG_IO_CFG2_MASK   (0x100U)

◆ PPI_CMD_CTRL_CFG_IO_CFG2_SET

#define PPI_CMD_CTRL_CFG_IO_CFG2_SET (   x)    (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG2_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG2_MASK)

◆ PPI_CMD_CTRL_CFG_IO_CFG2_SHIFT

#define PPI_CMD_CTRL_CFG_IO_CFG2_SHIFT   (8U)

◆ PPI_CMD_CTRL_CFG_IO_CFG3_GET

#define PPI_CMD_CTRL_CFG_IO_CFG3_GET (   x)    (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG3_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG3_SHIFT)

◆ PPI_CMD_CTRL_CFG_IO_CFG3_MASK

#define PPI_CMD_CTRL_CFG_IO_CFG3_MASK   (0x1000U)

◆ PPI_CMD_CTRL_CFG_IO_CFG3_SET

#define PPI_CMD_CTRL_CFG_IO_CFG3_SET (   x)    (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG3_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG3_MASK)

◆ PPI_CMD_CTRL_CFG_IO_CFG3_SHIFT

#define PPI_CMD_CTRL_CFG_IO_CFG3_SHIFT   (12U)

◆ PPI_CMD_CTRL_CFG_IO_CFG4_GET

#define PPI_CMD_CTRL_CFG_IO_CFG4_GET (   x)    (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG4_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG4_SHIFT)

◆ PPI_CMD_CTRL_CFG_IO_CFG4_MASK

#define PPI_CMD_CTRL_CFG_IO_CFG4_MASK   (0x10000UL)

◆ PPI_CMD_CTRL_CFG_IO_CFG4_SET

#define PPI_CMD_CTRL_CFG_IO_CFG4_SET (   x)    (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG4_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG4_MASK)

◆ PPI_CMD_CTRL_CFG_IO_CFG4_SHIFT

#define PPI_CMD_CTRL_CFG_IO_CFG4_SHIFT   (16U)

◆ PPI_CMD_CTRL_CFG_IO_CFG5_GET

#define PPI_CMD_CTRL_CFG_IO_CFG5_GET (   x)    (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG5_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG5_SHIFT)

◆ PPI_CMD_CTRL_CFG_IO_CFG5_MASK

#define PPI_CMD_CTRL_CFG_IO_CFG5_MASK   (0x100000UL)

◆ PPI_CMD_CTRL_CFG_IO_CFG5_SET

#define PPI_CMD_CTRL_CFG_IO_CFG5_SET (   x)    (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG5_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG5_MASK)

◆ PPI_CMD_CTRL_CFG_IO_CFG5_SHIFT

#define PPI_CMD_CTRL_CFG_IO_CFG5_SHIFT   (20U)

◆ PPI_CMD_CTRL_CFG_IO_CFG6_GET

#define PPI_CMD_CTRL_CFG_IO_CFG6_GET (   x)    (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG6_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG6_SHIFT)

◆ PPI_CMD_CTRL_CFG_IO_CFG6_MASK

#define PPI_CMD_CTRL_CFG_IO_CFG6_MASK   (0x1000000UL)

◆ PPI_CMD_CTRL_CFG_IO_CFG6_SET

#define PPI_CMD_CTRL_CFG_IO_CFG6_SET (   x)    (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG6_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG6_MASK)

◆ PPI_CMD_CTRL_CFG_IO_CFG6_SHIFT

#define PPI_CMD_CTRL_CFG_IO_CFG6_SHIFT   (24U)

◆ PPI_CMD_CTRL_CFG_IO_CFG7_GET

#define PPI_CMD_CTRL_CFG_IO_CFG7_GET (   x)    (((uint32_t)(x) & PPI_CMD_CTRL_CFG_IO_CFG7_MASK) >> PPI_CMD_CTRL_CFG_IO_CFG7_SHIFT)

◆ PPI_CMD_CTRL_CFG_IO_CFG7_MASK

#define PPI_CMD_CTRL_CFG_IO_CFG7_MASK   (0x10000000UL)

◆ PPI_CMD_CTRL_CFG_IO_CFG7_SET

#define PPI_CMD_CTRL_CFG_IO_CFG7_SET (   x)    (((uint32_t)(x) << PPI_CMD_CTRL_CFG_IO_CFG7_SHIFT) & PPI_CMD_CTRL_CFG_IO_CFG7_MASK)

◆ PPI_CMD_CTRL_CFG_IO_CFG7_SHIFT

#define PPI_CMD_CTRL_CFG_IO_CFG7_SHIFT   (28U)

◆ PPI_CS_0

#define PPI_CS_0   (0UL)

◆ PPI_CS_1

#define PPI_CS_1   (1UL)

◆ PPI_CS_2

#define PPI_CS_2   (2UL)

◆ PPI_CS_3

#define PPI_CS_3   (3UL)

◆ PPI_CS_CFG0_ADDR_END_GET

#define PPI_CS_CFG0_ADDR_END_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG0_ADDR_END_MASK) >> PPI_CS_CFG0_ADDR_END_SHIFT)

◆ PPI_CS_CFG0_ADDR_END_MASK

#define PPI_CS_CFG0_ADDR_END_MASK   (0xFFF0000UL)

◆ PPI_CS_CFG0_ADDR_END_SET

#define PPI_CS_CFG0_ADDR_END_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG0_ADDR_END_SHIFT) & PPI_CS_CFG0_ADDR_END_MASK)

◆ PPI_CS_CFG0_ADDR_END_SHIFT

#define PPI_CS_CFG0_ADDR_END_SHIFT   (16U)

◆ PPI_CS_CFG0_ADDR_START_GET

#define PPI_CS_CFG0_ADDR_START_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG0_ADDR_START_MASK) >> PPI_CS_CFG0_ADDR_START_SHIFT)

◆ PPI_CS_CFG0_ADDR_START_MASK

#define PPI_CS_CFG0_ADDR_START_MASK   (0xFFFU)

◆ PPI_CS_CFG0_ADDR_START_SET

#define PPI_CS_CFG0_ADDR_START_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG0_ADDR_START_SHIFT) & PPI_CS_CFG0_ADDR_START_MASK)

◆ PPI_CS_CFG0_ADDR_START_SHIFT

#define PPI_CS_CFG0_ADDR_START_SHIFT   (0U)

◆ PPI_CS_CFG1_ADDR_MASK_GET

#define PPI_CS_CFG1_ADDR_MASK_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG1_ADDR_MASK_MASK) >> PPI_CS_CFG1_ADDR_MASK_SHIFT)

◆ PPI_CS_CFG1_ADDR_MASK_MASK

#define PPI_CS_CFG1_ADDR_MASK_MASK   (0xFFFF0000UL)

◆ PPI_CS_CFG1_ADDR_MASK_SET

#define PPI_CS_CFG1_ADDR_MASK_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG1_ADDR_MASK_SHIFT) & PPI_CS_CFG1_ADDR_MASK_MASK)

◆ PPI_CS_CFG1_ADDR_MASK_SHIFT

#define PPI_CS_CFG1_ADDR_MASK_SHIFT   (16U)

◆ PPI_CS_CFG1_ADDR_SHIFT_GET

#define PPI_CS_CFG1_ADDR_SHIFT_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG1_ADDR_SHIFT_MASK) >> PPI_CS_CFG1_ADDR_SHIFT_SHIFT)

◆ PPI_CS_CFG1_ADDR_SHIFT_MASK

#define PPI_CS_CFG1_ADDR_SHIFT_MASK   (0xFU)

◆ PPI_CS_CFG1_ADDR_SHIFT_SET

#define PPI_CS_CFG1_ADDR_SHIFT_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG1_ADDR_SHIFT_SHIFT) & PPI_CS_CFG1_ADDR_SHIFT_MASK)

◆ PPI_CS_CFG1_ADDR_SHIFT_SHIFT

#define PPI_CS_CFG1_ADDR_SHIFT_SHIFT   (0U)

◆ PPI_CS_CFG2_CS_SYNC_EN_GET

#define PPI_CS_CFG2_CS_SYNC_EN_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG2_CS_SYNC_EN_MASK) >> PPI_CS_CFG2_CS_SYNC_EN_SHIFT)

◆ PPI_CS_CFG2_CS_SYNC_EN_MASK

#define PPI_CS_CFG2_CS_SYNC_EN_MASK   (0x10000000UL)

◆ PPI_CS_CFG2_CS_SYNC_EN_SET

#define PPI_CS_CFG2_CS_SYNC_EN_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG2_CS_SYNC_EN_SHIFT) & PPI_CS_CFG2_CS_SYNC_EN_MASK)

◆ PPI_CS_CFG2_CS_SYNC_EN_SHIFT

#define PPI_CS_CFG2_CS_SYNC_EN_SHIFT   (28U)

◆ PPI_CS_CFG2_DM_POLARITY_GET

#define PPI_CS_CFG2_DM_POLARITY_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG2_DM_POLARITY_MASK) >> PPI_CS_CFG2_DM_POLARITY_SHIFT)

◆ PPI_CS_CFG2_DM_POLARITY_MASK

#define PPI_CS_CFG2_DM_POLARITY_MASK   (0x8U)

◆ PPI_CS_CFG2_DM_POLARITY_SET

#define PPI_CS_CFG2_DM_POLARITY_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG2_DM_POLARITY_SHIFT) & PPI_CS_CFG2_DM_POLARITY_MASK)

◆ PPI_CS_CFG2_DM_POLARITY_SHIFT

#define PPI_CS_CFG2_DM_POLARITY_SHIFT   (3U)

◆ PPI_CS_CFG2_ENABLE_GET

#define PPI_CS_CFG2_ENABLE_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG2_ENABLE_MASK) >> PPI_CS_CFG2_ENABLE_SHIFT)

◆ PPI_CS_CFG2_ENABLE_MASK

#define PPI_CS_CFG2_ENABLE_MASK   (0x1U)

◆ PPI_CS_CFG2_ENABLE_SET

#define PPI_CS_CFG2_ENABLE_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG2_ENABLE_SHIFT) & PPI_CS_CFG2_ENABLE_MASK)

◆ PPI_CS_CFG2_ENABLE_SHIFT

#define PPI_CS_CFG2_ENABLE_SHIFT   (0U)

◆ PPI_CS_CFG2_INTER_CMD_DLY_GET

#define PPI_CS_CFG2_INTER_CMD_DLY_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG2_INTER_CMD_DLY_MASK) >> PPI_CS_CFG2_INTER_CMD_DLY_SHIFT)

◆ PPI_CS_CFG2_INTER_CMD_DLY_MASK

#define PPI_CS_CFG2_INTER_CMD_DLY_MASK   (0xF0U)

◆ PPI_CS_CFG2_INTER_CMD_DLY_SET

#define PPI_CS_CFG2_INTER_CMD_DLY_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG2_INTER_CMD_DLY_SHIFT) & PPI_CS_CFG2_INTER_CMD_DLY_MASK)

◆ PPI_CS_CFG2_INTER_CMD_DLY_SHIFT

#define PPI_CS_CFG2_INTER_CMD_DLY_SHIFT   (4U)

◆ PPI_CS_CFG2_PORT_SIZE_GET

#define PPI_CS_CFG2_PORT_SIZE_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG2_PORT_SIZE_MASK) >> PPI_CS_CFG2_PORT_SIZE_SHIFT)

◆ PPI_CS_CFG2_PORT_SIZE_MASK

#define PPI_CS_CFG2_PORT_SIZE_MASK   (0x6U)

◆ PPI_CS_CFG2_PORT_SIZE_SET

#define PPI_CS_CFG2_PORT_SIZE_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG2_PORT_SIZE_SHIFT) & PPI_CS_CFG2_PORT_SIZE_MASK)

◆ PPI_CS_CFG2_PORT_SIZE_SHIFT

#define PPI_CS_CFG2_PORT_SIZE_SHIFT   (1U)

◆ PPI_CS_CFG2_READY_IN_SEL_GET

#define PPI_CS_CFG2_READY_IN_SEL_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG2_READY_IN_SEL_MASK) >> PPI_CS_CFG2_READY_IN_SEL_SHIFT)

◆ PPI_CS_CFG2_READY_IN_SEL_MASK

#define PPI_CS_CFG2_READY_IN_SEL_MASK   (0x1000U)

◆ PPI_CS_CFG2_READY_IN_SEL_SET

#define PPI_CS_CFG2_READY_IN_SEL_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG2_READY_IN_SEL_SHIFT) & PPI_CS_CFG2_READY_IN_SEL_MASK)

◆ PPI_CS_CFG2_READY_IN_SEL_SHIFT

#define PPI_CS_CFG2_READY_IN_SEL_SHIFT   (12U)

◆ PPI_CS_CFG2_SYNC_CLK_SEL_GET

#define PPI_CS_CFG2_SYNC_CLK_SEL_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG2_SYNC_CLK_SEL_MASK) >> PPI_CS_CFG2_SYNC_CLK_SEL_SHIFT)

◆ PPI_CS_CFG2_SYNC_CLK_SEL_MASK

#define PPI_CS_CFG2_SYNC_CLK_SEL_MASK   (0xF00000UL)

◆ PPI_CS_CFG2_SYNC_CLK_SEL_SET

#define PPI_CS_CFG2_SYNC_CLK_SEL_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG2_SYNC_CLK_SEL_SHIFT) & PPI_CS_CFG2_SYNC_CLK_SEL_MASK)

◆ PPI_CS_CFG2_SYNC_CLK_SEL_SHIFT

#define PPI_CS_CFG2_SYNC_CLK_SEL_SHIFT   (20U)

◆ PPI_CS_CFG3_RCMD_END0_GET

#define PPI_CS_CFG3_RCMD_END0_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG3_RCMD_END0_MASK) >> PPI_CS_CFG3_RCMD_END0_SHIFT)

◆ PPI_CS_CFG3_RCMD_END0_MASK

#define PPI_CS_CFG3_RCMD_END0_MASK   (0x3F00U)

◆ PPI_CS_CFG3_RCMD_END0_SET

#define PPI_CS_CFG3_RCMD_END0_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG3_RCMD_END0_SHIFT) & PPI_CS_CFG3_RCMD_END0_MASK)

◆ PPI_CS_CFG3_RCMD_END0_SHIFT

#define PPI_CS_CFG3_RCMD_END0_SHIFT   (8U)

◆ PPI_CS_CFG3_RCMD_END1_GET

#define PPI_CS_CFG3_RCMD_END1_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG3_RCMD_END1_MASK) >> PPI_CS_CFG3_RCMD_END1_SHIFT)

◆ PPI_CS_CFG3_RCMD_END1_MASK

#define PPI_CS_CFG3_RCMD_END1_MASK   (0x3F000000UL)

◆ PPI_CS_CFG3_RCMD_END1_SET

#define PPI_CS_CFG3_RCMD_END1_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG3_RCMD_END1_SHIFT) & PPI_CS_CFG3_RCMD_END1_MASK)

◆ PPI_CS_CFG3_RCMD_END1_SHIFT

#define PPI_CS_CFG3_RCMD_END1_SHIFT   (24U)

◆ PPI_CS_CFG3_RCMD_START0_GET

#define PPI_CS_CFG3_RCMD_START0_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG3_RCMD_START0_MASK) >> PPI_CS_CFG3_RCMD_START0_SHIFT)

◆ PPI_CS_CFG3_RCMD_START0_MASK

#define PPI_CS_CFG3_RCMD_START0_MASK   (0x3FU)

◆ PPI_CS_CFG3_RCMD_START0_SET

#define PPI_CS_CFG3_RCMD_START0_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG3_RCMD_START0_SHIFT) & PPI_CS_CFG3_RCMD_START0_MASK)

◆ PPI_CS_CFG3_RCMD_START0_SHIFT

#define PPI_CS_CFG3_RCMD_START0_SHIFT   (0U)

◆ PPI_CS_CFG3_RCMD_START1_GET

#define PPI_CS_CFG3_RCMD_START1_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG3_RCMD_START1_MASK) >> PPI_CS_CFG3_RCMD_START1_SHIFT)

◆ PPI_CS_CFG3_RCMD_START1_MASK

#define PPI_CS_CFG3_RCMD_START1_MASK   (0x3F0000UL)

◆ PPI_CS_CFG3_RCMD_START1_SET

#define PPI_CS_CFG3_RCMD_START1_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG3_RCMD_START1_SHIFT) & PPI_CS_CFG3_RCMD_START1_MASK)

◆ PPI_CS_CFG3_RCMD_START1_SHIFT

#define PPI_CS_CFG3_RCMD_START1_SHIFT   (16U)

◆ PPI_CS_CFG4_WCMD_END0_GET

#define PPI_CS_CFG4_WCMD_END0_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG4_WCMD_END0_MASK) >> PPI_CS_CFG4_WCMD_END0_SHIFT)

◆ PPI_CS_CFG4_WCMD_END0_MASK

#define PPI_CS_CFG4_WCMD_END0_MASK   (0x3F00U)

◆ PPI_CS_CFG4_WCMD_END0_SET

#define PPI_CS_CFG4_WCMD_END0_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG4_WCMD_END0_SHIFT) & PPI_CS_CFG4_WCMD_END0_MASK)

◆ PPI_CS_CFG4_WCMD_END0_SHIFT

#define PPI_CS_CFG4_WCMD_END0_SHIFT   (8U)

◆ PPI_CS_CFG4_WCMD_END1_GET

#define PPI_CS_CFG4_WCMD_END1_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG4_WCMD_END1_MASK) >> PPI_CS_CFG4_WCMD_END1_SHIFT)

◆ PPI_CS_CFG4_WCMD_END1_MASK

#define PPI_CS_CFG4_WCMD_END1_MASK   (0x3F000000UL)

◆ PPI_CS_CFG4_WCMD_END1_SET

#define PPI_CS_CFG4_WCMD_END1_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG4_WCMD_END1_SHIFT) & PPI_CS_CFG4_WCMD_END1_MASK)

◆ PPI_CS_CFG4_WCMD_END1_SHIFT

#define PPI_CS_CFG4_WCMD_END1_SHIFT   (24U)

◆ PPI_CS_CFG4_WCMD_START0_GET

#define PPI_CS_CFG4_WCMD_START0_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG4_WCMD_START0_MASK) >> PPI_CS_CFG4_WCMD_START0_SHIFT)

◆ PPI_CS_CFG4_WCMD_START0_MASK

#define PPI_CS_CFG4_WCMD_START0_MASK   (0x3FU)

◆ PPI_CS_CFG4_WCMD_START0_SET

#define PPI_CS_CFG4_WCMD_START0_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG4_WCMD_START0_SHIFT) & PPI_CS_CFG4_WCMD_START0_MASK)

◆ PPI_CS_CFG4_WCMD_START0_SHIFT

#define PPI_CS_CFG4_WCMD_START0_SHIFT   (0U)

◆ PPI_CS_CFG4_WCMD_START1_GET

#define PPI_CS_CFG4_WCMD_START1_GET (   x)    (((uint32_t)(x) & PPI_CS_CFG4_WCMD_START1_MASK) >> PPI_CS_CFG4_WCMD_START1_SHIFT)

◆ PPI_CS_CFG4_WCMD_START1_MASK

#define PPI_CS_CFG4_WCMD_START1_MASK   (0x3F0000UL)

◆ PPI_CS_CFG4_WCMD_START1_SET

#define PPI_CS_CFG4_WCMD_START1_SET (   x)    (((uint32_t)(x) << PPI_CS_CFG4_WCMD_START1_SHIFT) & PPI_CS_CFG4_WCMD_START1_MASK)

◆ PPI_CS_CFG4_WCMD_START1_SHIFT

#define PPI_CS_CFG4_WCMD_START1_SHIFT   (16U)

◆ PPI_GLB_CFG_PAD_OUT_REG_ENJ_GET

#define PPI_GLB_CFG_PAD_OUT_REG_ENJ_GET (   x)    (((uint32_t)(x) & PPI_GLB_CFG_PAD_OUT_REG_ENJ_MASK) >> PPI_GLB_CFG_PAD_OUT_REG_ENJ_SHIFT)

◆ PPI_GLB_CFG_PAD_OUT_REG_ENJ_MASK

#define PPI_GLB_CFG_PAD_OUT_REG_ENJ_MASK   (0x2U)

◆ PPI_GLB_CFG_PAD_OUT_REG_ENJ_SET

#define PPI_GLB_CFG_PAD_OUT_REG_ENJ_SET (   x)    (((uint32_t)(x) << PPI_GLB_CFG_PAD_OUT_REG_ENJ_SHIFT) & PPI_GLB_CFG_PAD_OUT_REG_ENJ_MASK)

◆ PPI_GLB_CFG_PAD_OUT_REG_ENJ_SHIFT

#define PPI_GLB_CFG_PAD_OUT_REG_ENJ_SHIFT   (1U)

◆ PPI_GLB_CFG_SOFT_RESET_GET

#define PPI_GLB_CFG_SOFT_RESET_GET (   x)    (((uint32_t)(x) & PPI_GLB_CFG_SOFT_RESET_MASK) >> PPI_GLB_CFG_SOFT_RESET_SHIFT)

◆ PPI_GLB_CFG_SOFT_RESET_MASK

#define PPI_GLB_CFG_SOFT_RESET_MASK   (0x1U)

◆ PPI_GLB_CFG_SOFT_RESET_SET

#define PPI_GLB_CFG_SOFT_RESET_SET (   x)    (((uint32_t)(x) << PPI_GLB_CFG_SOFT_RESET_SHIFT) & PPI_GLB_CFG_SOFT_RESET_MASK)

◆ PPI_GLB_CFG_SOFT_RESET_SHIFT

#define PPI_GLB_CFG_SOFT_RESET_SHIFT   (0U)

◆ PPI_IRQ_EN_IRQ_TMOUT_EN_GET

#define PPI_IRQ_EN_IRQ_TMOUT_EN_GET (   x)    (((uint32_t)(x) & PPI_IRQ_EN_IRQ_TMOUT_EN_MASK) >> PPI_IRQ_EN_IRQ_TMOUT_EN_SHIFT)

◆ PPI_IRQ_EN_IRQ_TMOUT_EN_MASK

#define PPI_IRQ_EN_IRQ_TMOUT_EN_MASK   (0x1U)

◆ PPI_IRQ_EN_IRQ_TMOUT_EN_SET

#define PPI_IRQ_EN_IRQ_TMOUT_EN_SET (   x)    (((uint32_t)(x) << PPI_IRQ_EN_IRQ_TMOUT_EN_SHIFT) & PPI_IRQ_EN_IRQ_TMOUT_EN_MASK)

◆ PPI_IRQ_EN_IRQ_TMOUT_EN_SHIFT

#define PPI_IRQ_EN_IRQ_TMOUT_EN_SHIFT   (0U)

◆ PPI_IRQ_STS_IRQ_TMOUT_STS_GET

#define PPI_IRQ_STS_IRQ_TMOUT_STS_GET (   x)    (((uint32_t)(x) & PPI_IRQ_STS_IRQ_TMOUT_STS_MASK) >> PPI_IRQ_STS_IRQ_TMOUT_STS_SHIFT)

◆ PPI_IRQ_STS_IRQ_TMOUT_STS_MASK

#define PPI_IRQ_STS_IRQ_TMOUT_STS_MASK   (0x1U)

◆ PPI_IRQ_STS_IRQ_TMOUT_STS_SET

#define PPI_IRQ_STS_IRQ_TMOUT_STS_SET (   x)    (((uint32_t)(x) << PPI_IRQ_STS_IRQ_TMOUT_STS_SHIFT) & PPI_IRQ_STS_IRQ_TMOUT_STS_MASK)

◆ PPI_IRQ_STS_IRQ_TMOUT_STS_SHIFT

#define PPI_IRQ_STS_IRQ_TMOUT_STS_SHIFT   (0U)

◆ PPI_PAD_CFG_CS_IDLE_ST_GET

#define PPI_PAD_CFG_CS_IDLE_ST_GET (   x)    (((uint32_t)(x) & PPI_PAD_CFG_CS_IDLE_ST_MASK) >> PPI_PAD_CFG_CS_IDLE_ST_SHIFT)

◆ PPI_PAD_CFG_CS_IDLE_ST_MASK

#define PPI_PAD_CFG_CS_IDLE_ST_MASK   (0xF000000UL)

◆ PPI_PAD_CFG_CS_IDLE_ST_SET

#define PPI_PAD_CFG_CS_IDLE_ST_SET (   x)    (((uint32_t)(x) << PPI_PAD_CFG_CS_IDLE_ST_SHIFT) & PPI_PAD_CFG_CS_IDLE_ST_MASK)

◆ PPI_PAD_CFG_CS_IDLE_ST_SHIFT

#define PPI_PAD_CFG_CS_IDLE_ST_SHIFT   (24U)

◆ PPI_PAD_CFG_CTRL_PAD_OE_GET

#define PPI_PAD_CFG_CTRL_PAD_OE_GET (   x)    (((uint32_t)(x) & PPI_PAD_CFG_CTRL_PAD_OE_MASK) >> PPI_PAD_CFG_CTRL_PAD_OE_SHIFT)

◆ PPI_PAD_CFG_CTRL_PAD_OE_MASK

#define PPI_PAD_CFG_CTRL_PAD_OE_MASK   (0xFF00U)

◆ PPI_PAD_CFG_CTRL_PAD_OE_SET

#define PPI_PAD_CFG_CTRL_PAD_OE_SET (   x)    (((uint32_t)(x) << PPI_PAD_CFG_CTRL_PAD_OE_SHIFT) & PPI_PAD_CFG_CTRL_PAD_OE_MASK)

◆ PPI_PAD_CFG_CTRL_PAD_OE_SHIFT

#define PPI_PAD_CFG_CTRL_PAD_OE_SHIFT   (8U)

◆ PPI_PAD_CFG_CTRL_PAD_POL_GET

#define PPI_PAD_CFG_CTRL_PAD_POL_GET (   x)    (((uint32_t)(x) & PPI_PAD_CFG_CTRL_PAD_POL_MASK) >> PPI_PAD_CFG_CTRL_PAD_POL_SHIFT)

◆ PPI_PAD_CFG_CTRL_PAD_POL_MASK

#define PPI_PAD_CFG_CTRL_PAD_POL_MASK   (0xFFU)

◆ PPI_PAD_CFG_CTRL_PAD_POL_SET

#define PPI_PAD_CFG_CTRL_PAD_POL_SET (   x)    (((uint32_t)(x) << PPI_PAD_CFG_CTRL_PAD_POL_SHIFT) & PPI_PAD_CFG_CTRL_PAD_POL_MASK)

◆ PPI_PAD_CFG_CTRL_PAD_POL_SHIFT

#define PPI_PAD_CFG_CTRL_PAD_POL_SHIFT   (0U)

◆ PPI_TM_CFG_TM_CFG_GET

#define PPI_TM_CFG_TM_CFG_GET (   x)    (((uint32_t)(x) & PPI_TM_CFG_TM_CFG_MASK) >> PPI_TM_CFG_TM_CFG_SHIFT)

◆ PPI_TM_CFG_TM_CFG_MASK

#define PPI_TM_CFG_TM_CFG_MASK   (0xFFFU)

◆ PPI_TM_CFG_TM_CFG_SET

#define PPI_TM_CFG_TM_CFG_SET (   x)    (((uint32_t)(x) << PPI_TM_CFG_TM_CFG_SHIFT) & PPI_TM_CFG_TM_CFG_MASK)

◆ PPI_TM_CFG_TM_CFG_SHIFT

#define PPI_TM_CFG_TM_CFG_SHIFT   (0U)

◆ PPI_TM_CFG_TM_EN_GET

#define PPI_TM_CFG_TM_EN_GET (   x)    (((uint32_t)(x) & PPI_TM_CFG_TM_EN_MASK) >> PPI_TM_CFG_TM_EN_SHIFT)

◆ PPI_TM_CFG_TM_EN_MASK

#define PPI_TM_CFG_TM_EN_MASK   (0x10000UL)

◆ PPI_TM_CFG_TM_EN_SET

#define PPI_TM_CFG_TM_EN_SET (   x)    (((uint32_t)(x) << PPI_TM_CFG_TM_EN_SHIFT) & PPI_TM_CFG_TM_EN_MASK)

◆ PPI_TM_CFG_TM_EN_SHIFT

#define PPI_TM_CFG_TM_EN_SHIFT   (16U)