HPM SDK
HPMicro Software Development Kit
Data Structures | Macros
hpm_femc_regs.h File Reference

Go to the source code of this file.

Data Structures

struct  FEMC_Type
 

Macros

#define FEMC_CTRL_BTO_MASK   (0x1F000000UL)
 
#define FEMC_CTRL_BTO_SHIFT   (24U)
 
#define FEMC_CTRL_BTO_SET(x)   (((uint32_t)(x) << FEMC_CTRL_BTO_SHIFT) & FEMC_CTRL_BTO_MASK)
 
#define FEMC_CTRL_BTO_GET(x)   (((uint32_t)(x) & FEMC_CTRL_BTO_MASK) >> FEMC_CTRL_BTO_SHIFT)
 
#define FEMC_CTRL_CTO_MASK   (0xFF0000UL)
 
#define FEMC_CTRL_CTO_SHIFT   (16U)
 
#define FEMC_CTRL_CTO_SET(x)   (((uint32_t)(x) << FEMC_CTRL_CTO_SHIFT) & FEMC_CTRL_CTO_MASK)
 
#define FEMC_CTRL_CTO_GET(x)   (((uint32_t)(x) & FEMC_CTRL_CTO_MASK) >> FEMC_CTRL_CTO_SHIFT)
 
#define FEMC_CTRL_DQS_MASK   (0x4U)
 
#define FEMC_CTRL_DQS_SHIFT   (2U)
 
#define FEMC_CTRL_DQS_SET(x)   (((uint32_t)(x) << FEMC_CTRL_DQS_SHIFT) & FEMC_CTRL_DQS_MASK)
 
#define FEMC_CTRL_DQS_GET(x)   (((uint32_t)(x) & FEMC_CTRL_DQS_MASK) >> FEMC_CTRL_DQS_SHIFT)
 
#define FEMC_CTRL_DIS_MASK   (0x2U)
 
#define FEMC_CTRL_DIS_SHIFT   (1U)
 
#define FEMC_CTRL_DIS_SET(x)   (((uint32_t)(x) << FEMC_CTRL_DIS_SHIFT) & FEMC_CTRL_DIS_MASK)
 
#define FEMC_CTRL_DIS_GET(x)   (((uint32_t)(x) & FEMC_CTRL_DIS_MASK) >> FEMC_CTRL_DIS_SHIFT)
 
#define FEMC_CTRL_RST_MASK   (0x1U)
 
#define FEMC_CTRL_RST_SHIFT   (0U)
 
#define FEMC_CTRL_RST_SET(x)   (((uint32_t)(x) << FEMC_CTRL_RST_SHIFT) & FEMC_CTRL_RST_MASK)
 
#define FEMC_CTRL_RST_GET(x)   (((uint32_t)(x) & FEMC_CTRL_RST_MASK) >> FEMC_CTRL_RST_SHIFT)
 
#define FEMC_IOCTRL_IO_SCS_1_MASK   (0xF000U)
 
#define FEMC_IOCTRL_IO_SCS_1_SHIFT   (12U)
 
#define FEMC_IOCTRL_IO_SCS_1_SET(x)   (((uint32_t)(x) << FEMC_IOCTRL_IO_SCS_1_SHIFT) & FEMC_IOCTRL_IO_SCS_1_MASK)
 
#define FEMC_IOCTRL_IO_SCS_1_GET(x)   (((uint32_t)(x) & FEMC_IOCTRL_IO_SCS_1_MASK) >> FEMC_IOCTRL_IO_SCS_1_SHIFT)
 
#define FEMC_IOCTRL_IO_SCS_0_MASK   (0xF00U)
 
#define FEMC_IOCTRL_IO_SCS_0_SHIFT   (8U)
 
#define FEMC_IOCTRL_IO_SCS_0_SET(x)   (((uint32_t)(x) << FEMC_IOCTRL_IO_SCS_0_SHIFT) & FEMC_IOCTRL_IO_SCS_0_MASK)
 
#define FEMC_IOCTRL_IO_SCS_0_GET(x)   (((uint32_t)(x) & FEMC_IOCTRL_IO_SCS_0_MASK) >> FEMC_IOCTRL_IO_SCS_0_SHIFT)
 
#define FEMC_IOCTRL_IO_CSX_MASK   (0xF0U)
 
#define FEMC_IOCTRL_IO_CSX_SHIFT   (4U)
 
#define FEMC_IOCTRL_IO_CSX_SET(x)   (((uint32_t)(x) << FEMC_IOCTRL_IO_CSX_SHIFT) & FEMC_IOCTRL_IO_CSX_MASK)
 
#define FEMC_IOCTRL_IO_CSX_GET(x)   (((uint32_t)(x) & FEMC_IOCTRL_IO_CSX_MASK) >> FEMC_IOCTRL_IO_CSX_SHIFT)
 
#define FEMC_BMW0_RWS_MASK   (0xFF0000UL)
 
#define FEMC_BMW0_RWS_SHIFT   (16U)
 
#define FEMC_BMW0_RWS_SET(x)   (((uint32_t)(x) << FEMC_BMW0_RWS_SHIFT) & FEMC_BMW0_RWS_MASK)
 
#define FEMC_BMW0_RWS_GET(x)   (((uint32_t)(x) & FEMC_BMW0_RWS_MASK) >> FEMC_BMW0_RWS_SHIFT)
 
#define FEMC_BMW0_SH_MASK   (0xFF00U)
 
#define FEMC_BMW0_SH_SHIFT   (8U)
 
#define FEMC_BMW0_SH_SET(x)   (((uint32_t)(x) << FEMC_BMW0_SH_SHIFT) & FEMC_BMW0_SH_MASK)
 
#define FEMC_BMW0_SH_GET(x)   (((uint32_t)(x) & FEMC_BMW0_SH_MASK) >> FEMC_BMW0_SH_SHIFT)
 
#define FEMC_BMW0_AGE_MASK   (0xF0U)
 
#define FEMC_BMW0_AGE_SHIFT   (4U)
 
#define FEMC_BMW0_AGE_SET(x)   (((uint32_t)(x) << FEMC_BMW0_AGE_SHIFT) & FEMC_BMW0_AGE_MASK)
 
#define FEMC_BMW0_AGE_GET(x)   (((uint32_t)(x) & FEMC_BMW0_AGE_MASK) >> FEMC_BMW0_AGE_SHIFT)
 
#define FEMC_BMW0_QOS_MASK   (0xFU)
 
#define FEMC_BMW0_QOS_SHIFT   (0U)
 
#define FEMC_BMW0_QOS_SET(x)   (((uint32_t)(x) << FEMC_BMW0_QOS_SHIFT) & FEMC_BMW0_QOS_MASK)
 
#define FEMC_BMW0_QOS_GET(x)   (((uint32_t)(x) & FEMC_BMW0_QOS_MASK) >> FEMC_BMW0_QOS_SHIFT)
 
#define FEMC_BMW1_BR_MASK   (0xFF000000UL)
 
#define FEMC_BMW1_BR_SHIFT   (24U)
 
#define FEMC_BMW1_BR_SET(x)   (((uint32_t)(x) << FEMC_BMW1_BR_SHIFT) & FEMC_BMW1_BR_MASK)
 
#define FEMC_BMW1_BR_GET(x)   (((uint32_t)(x) & FEMC_BMW1_BR_MASK) >> FEMC_BMW1_BR_SHIFT)
 
#define FEMC_BMW1_RWS_MASK   (0xFF0000UL)
 
#define FEMC_BMW1_RWS_SHIFT   (16U)
 
#define FEMC_BMW1_RWS_SET(x)   (((uint32_t)(x) << FEMC_BMW1_RWS_SHIFT) & FEMC_BMW1_RWS_MASK)
 
#define FEMC_BMW1_RWS_GET(x)   (((uint32_t)(x) & FEMC_BMW1_RWS_MASK) >> FEMC_BMW1_RWS_SHIFT)
 
#define FEMC_BMW1_PH_MASK   (0xFF00U)
 
#define FEMC_BMW1_PH_SHIFT   (8U)
 
#define FEMC_BMW1_PH_SET(x)   (((uint32_t)(x) << FEMC_BMW1_PH_SHIFT) & FEMC_BMW1_PH_MASK)
 
#define FEMC_BMW1_PH_GET(x)   (((uint32_t)(x) & FEMC_BMW1_PH_MASK) >> FEMC_BMW1_PH_SHIFT)
 
#define FEMC_BMW1_AGE_MASK   (0xF0U)
 
#define FEMC_BMW1_AGE_SHIFT   (4U)
 
#define FEMC_BMW1_AGE_SET(x)   (((uint32_t)(x) << FEMC_BMW1_AGE_SHIFT) & FEMC_BMW1_AGE_MASK)
 
#define FEMC_BMW1_AGE_GET(x)   (((uint32_t)(x) & FEMC_BMW1_AGE_MASK) >> FEMC_BMW1_AGE_SHIFT)
 
#define FEMC_BMW1_QOS_MASK   (0xFU)
 
#define FEMC_BMW1_QOS_SHIFT   (0U)
 
#define FEMC_BMW1_QOS_SET(x)   (((uint32_t)(x) << FEMC_BMW1_QOS_SHIFT) & FEMC_BMW1_QOS_MASK)
 
#define FEMC_BMW1_QOS_GET(x)   (((uint32_t)(x) & FEMC_BMW1_QOS_MASK) >> FEMC_BMW1_QOS_SHIFT)
 
#define FEMC_BR_BASE_MASK   (0xFFFFF000UL)
 
#define FEMC_BR_BASE_SHIFT   (12U)
 
#define FEMC_BR_BASE_SET(x)   (((uint32_t)(x) << FEMC_BR_BASE_SHIFT) & FEMC_BR_BASE_MASK)
 
#define FEMC_BR_BASE_GET(x)   (((uint32_t)(x) & FEMC_BR_BASE_MASK) >> FEMC_BR_BASE_SHIFT)
 
#define FEMC_BR_SIZE_MASK   (0x3EU)
 
#define FEMC_BR_SIZE_SHIFT   (1U)
 
#define FEMC_BR_SIZE_SET(x)   (((uint32_t)(x) << FEMC_BR_SIZE_SHIFT) & FEMC_BR_SIZE_MASK)
 
#define FEMC_BR_SIZE_GET(x)   (((uint32_t)(x) & FEMC_BR_SIZE_MASK) >> FEMC_BR_SIZE_SHIFT)
 
#define FEMC_BR_VLD_MASK   (0x1U)
 
#define FEMC_BR_VLD_SHIFT   (0U)
 
#define FEMC_BR_VLD_SET(x)   (((uint32_t)(x) << FEMC_BR_VLD_SHIFT) & FEMC_BR_VLD_MASK)
 
#define FEMC_BR_VLD_GET(x)   (((uint32_t)(x) & FEMC_BR_VLD_MASK) >> FEMC_BR_VLD_SHIFT)
 
#define FEMC_INTEN_AXIBUSERR_MASK   (0x8U)
 
#define FEMC_INTEN_AXIBUSERR_SHIFT   (3U)
 
#define FEMC_INTEN_AXIBUSERR_SET(x)   (((uint32_t)(x) << FEMC_INTEN_AXIBUSERR_SHIFT) & FEMC_INTEN_AXIBUSERR_MASK)
 
#define FEMC_INTEN_AXIBUSERR_GET(x)   (((uint32_t)(x) & FEMC_INTEN_AXIBUSERR_MASK) >> FEMC_INTEN_AXIBUSERR_SHIFT)
 
#define FEMC_INTEN_AXICMDERR_MASK   (0x4U)
 
#define FEMC_INTEN_AXICMDERR_SHIFT   (2U)
 
#define FEMC_INTEN_AXICMDERR_SET(x)   (((uint32_t)(x) << FEMC_INTEN_AXICMDERR_SHIFT) & FEMC_INTEN_AXICMDERR_MASK)
 
#define FEMC_INTEN_AXICMDERR_GET(x)   (((uint32_t)(x) & FEMC_INTEN_AXICMDERR_MASK) >> FEMC_INTEN_AXICMDERR_SHIFT)
 
#define FEMC_INTEN_IPCMDERR_MASK   (0x2U)
 
#define FEMC_INTEN_IPCMDERR_SHIFT   (1U)
 
#define FEMC_INTEN_IPCMDERR_SET(x)   (((uint32_t)(x) << FEMC_INTEN_IPCMDERR_SHIFT) & FEMC_INTEN_IPCMDERR_MASK)
 
#define FEMC_INTEN_IPCMDERR_GET(x)   (((uint32_t)(x) & FEMC_INTEN_IPCMDERR_MASK) >> FEMC_INTEN_IPCMDERR_SHIFT)
 
#define FEMC_INTEN_IPCMDDONE_MASK   (0x1U)
 
#define FEMC_INTEN_IPCMDDONE_SHIFT   (0U)
 
#define FEMC_INTEN_IPCMDDONE_SET(x)   (((uint32_t)(x) << FEMC_INTEN_IPCMDDONE_SHIFT) & FEMC_INTEN_IPCMDDONE_MASK)
 
#define FEMC_INTEN_IPCMDDONE_GET(x)   (((uint32_t)(x) & FEMC_INTEN_IPCMDDONE_MASK) >> FEMC_INTEN_IPCMDDONE_SHIFT)
 
#define FEMC_INTR_AXIBUSERR_MASK   (0x8U)
 
#define FEMC_INTR_AXIBUSERR_SHIFT   (3U)
 
#define FEMC_INTR_AXIBUSERR_SET(x)   (((uint32_t)(x) << FEMC_INTR_AXIBUSERR_SHIFT) & FEMC_INTR_AXIBUSERR_MASK)
 
#define FEMC_INTR_AXIBUSERR_GET(x)   (((uint32_t)(x) & FEMC_INTR_AXIBUSERR_MASK) >> FEMC_INTR_AXIBUSERR_SHIFT)
 
#define FEMC_INTR_AXICMDERR_MASK   (0x4U)
 
#define FEMC_INTR_AXICMDERR_SHIFT   (2U)
 
#define FEMC_INTR_AXICMDERR_SET(x)   (((uint32_t)(x) << FEMC_INTR_AXICMDERR_SHIFT) & FEMC_INTR_AXICMDERR_MASK)
 
#define FEMC_INTR_AXICMDERR_GET(x)   (((uint32_t)(x) & FEMC_INTR_AXICMDERR_MASK) >> FEMC_INTR_AXICMDERR_SHIFT)
 
#define FEMC_INTR_IPCMDERR_MASK   (0x2U)
 
#define FEMC_INTR_IPCMDERR_SHIFT   (1U)
 
#define FEMC_INTR_IPCMDERR_SET(x)   (((uint32_t)(x) << FEMC_INTR_IPCMDERR_SHIFT) & FEMC_INTR_IPCMDERR_MASK)
 
#define FEMC_INTR_IPCMDERR_GET(x)   (((uint32_t)(x) & FEMC_INTR_IPCMDERR_MASK) >> FEMC_INTR_IPCMDERR_SHIFT)
 
#define FEMC_INTR_IPCMDDONE_MASK   (0x1U)
 
#define FEMC_INTR_IPCMDDONE_SHIFT   (0U)
 
#define FEMC_INTR_IPCMDDONE_SET(x)   (((uint32_t)(x) << FEMC_INTR_IPCMDDONE_SHIFT) & FEMC_INTR_IPCMDDONE_MASK)
 
#define FEMC_INTR_IPCMDDONE_GET(x)   (((uint32_t)(x) & FEMC_INTR_IPCMDDONE_MASK) >> FEMC_INTR_IPCMDDONE_SHIFT)
 
#define FEMC_SDRCTRL0_BANK2_MASK   (0x4000U)
 
#define FEMC_SDRCTRL0_BANK2_SHIFT   (14U)
 
#define FEMC_SDRCTRL0_BANK2_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL0_BANK2_SHIFT) & FEMC_SDRCTRL0_BANK2_MASK)
 
#define FEMC_SDRCTRL0_BANK2_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL0_BANK2_MASK) >> FEMC_SDRCTRL0_BANK2_SHIFT)
 
#define FEMC_SDRCTRL0_CAS_MASK   (0xC00U)
 
#define FEMC_SDRCTRL0_CAS_SHIFT   (10U)
 
#define FEMC_SDRCTRL0_CAS_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL0_CAS_SHIFT) & FEMC_SDRCTRL0_CAS_MASK)
 
#define FEMC_SDRCTRL0_CAS_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL0_CAS_MASK) >> FEMC_SDRCTRL0_CAS_SHIFT)
 
#define FEMC_SDRCTRL0_COL_MASK   (0x300U)
 
#define FEMC_SDRCTRL0_COL_SHIFT   (8U)
 
#define FEMC_SDRCTRL0_COL_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL0_COL_SHIFT) & FEMC_SDRCTRL0_COL_MASK)
 
#define FEMC_SDRCTRL0_COL_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL0_COL_MASK) >> FEMC_SDRCTRL0_COL_SHIFT)
 
#define FEMC_SDRCTRL0_COL8_MASK   (0x80U)
 
#define FEMC_SDRCTRL0_COL8_SHIFT   (7U)
 
#define FEMC_SDRCTRL0_COL8_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL0_COL8_SHIFT) & FEMC_SDRCTRL0_COL8_MASK)
 
#define FEMC_SDRCTRL0_COL8_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL0_COL8_MASK) >> FEMC_SDRCTRL0_COL8_SHIFT)
 
#define FEMC_SDRCTRL0_BURSTLEN_MASK   (0x70U)
 
#define FEMC_SDRCTRL0_BURSTLEN_SHIFT   (4U)
 
#define FEMC_SDRCTRL0_BURSTLEN_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL0_BURSTLEN_SHIFT) & FEMC_SDRCTRL0_BURSTLEN_MASK)
 
#define FEMC_SDRCTRL0_BURSTLEN_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL0_BURSTLEN_MASK) >> FEMC_SDRCTRL0_BURSTLEN_SHIFT)
 
#define FEMC_SDRCTRL0_HIGHBAND_MASK   (0x8U)
 
#define FEMC_SDRCTRL0_HIGHBAND_SHIFT   (3U)
 
#define FEMC_SDRCTRL0_HIGHBAND_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL0_HIGHBAND_SHIFT) & FEMC_SDRCTRL0_HIGHBAND_MASK)
 
#define FEMC_SDRCTRL0_HIGHBAND_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL0_HIGHBAND_MASK) >> FEMC_SDRCTRL0_HIGHBAND_SHIFT)
 
#define FEMC_SDRCTRL0_PORTSZ_MASK   (0x3U)
 
#define FEMC_SDRCTRL0_PORTSZ_SHIFT   (0U)
 
#define FEMC_SDRCTRL0_PORTSZ_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL0_PORTSZ_SHIFT) & FEMC_SDRCTRL0_PORTSZ_MASK)
 
#define FEMC_SDRCTRL0_PORTSZ_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL0_PORTSZ_MASK) >> FEMC_SDRCTRL0_PORTSZ_SHIFT)
 
#define FEMC_SDRCTRL1_ACT2PRE_MASK   (0xF00000UL)
 
#define FEMC_SDRCTRL1_ACT2PRE_SHIFT   (20U)
 
#define FEMC_SDRCTRL1_ACT2PRE_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL1_ACT2PRE_SHIFT) & FEMC_SDRCTRL1_ACT2PRE_MASK)
 
#define FEMC_SDRCTRL1_ACT2PRE_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL1_ACT2PRE_MASK) >> FEMC_SDRCTRL1_ACT2PRE_SHIFT)
 
#define FEMC_SDRCTRL1_CKEOFF_MASK   (0xF0000UL)
 
#define FEMC_SDRCTRL1_CKEOFF_SHIFT   (16U)
 
#define FEMC_SDRCTRL1_CKEOFF_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL1_CKEOFF_SHIFT) & FEMC_SDRCTRL1_CKEOFF_MASK)
 
#define FEMC_SDRCTRL1_CKEOFF_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL1_CKEOFF_MASK) >> FEMC_SDRCTRL1_CKEOFF_SHIFT)
 
#define FEMC_SDRCTRL1_WRC_MASK   (0xE000U)
 
#define FEMC_SDRCTRL1_WRC_SHIFT   (13U)
 
#define FEMC_SDRCTRL1_WRC_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL1_WRC_SHIFT) & FEMC_SDRCTRL1_WRC_MASK)
 
#define FEMC_SDRCTRL1_WRC_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL1_WRC_MASK) >> FEMC_SDRCTRL1_WRC_SHIFT)
 
#define FEMC_SDRCTRL1_RFRC_MASK   (0x1F00U)
 
#define FEMC_SDRCTRL1_RFRC_SHIFT   (8U)
 
#define FEMC_SDRCTRL1_RFRC_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL1_RFRC_SHIFT) & FEMC_SDRCTRL1_RFRC_MASK)
 
#define FEMC_SDRCTRL1_RFRC_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL1_RFRC_MASK) >> FEMC_SDRCTRL1_RFRC_SHIFT)
 
#define FEMC_SDRCTRL1_ACT2RW_MASK   (0xF0U)
 
#define FEMC_SDRCTRL1_ACT2RW_SHIFT   (4U)
 
#define FEMC_SDRCTRL1_ACT2RW_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL1_ACT2RW_SHIFT) & FEMC_SDRCTRL1_ACT2RW_MASK)
 
#define FEMC_SDRCTRL1_ACT2RW_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL1_ACT2RW_MASK) >> FEMC_SDRCTRL1_ACT2RW_SHIFT)
 
#define FEMC_SDRCTRL1_PRE2ACT_MASK   (0xFU)
 
#define FEMC_SDRCTRL1_PRE2ACT_SHIFT   (0U)
 
#define FEMC_SDRCTRL1_PRE2ACT_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL1_PRE2ACT_SHIFT) & FEMC_SDRCTRL1_PRE2ACT_MASK)
 
#define FEMC_SDRCTRL1_PRE2ACT_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL1_PRE2ACT_MASK) >> FEMC_SDRCTRL1_PRE2ACT_SHIFT)
 
#define FEMC_SDRCTRL2_ITO_MASK   (0xFF000000UL)
 
#define FEMC_SDRCTRL2_ITO_SHIFT   (24U)
 
#define FEMC_SDRCTRL2_ITO_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL2_ITO_SHIFT) & FEMC_SDRCTRL2_ITO_MASK)
 
#define FEMC_SDRCTRL2_ITO_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL2_ITO_MASK) >> FEMC_SDRCTRL2_ITO_SHIFT)
 
#define FEMC_SDRCTRL2_ACT2ACT_MASK   (0xFF0000UL)
 
#define FEMC_SDRCTRL2_ACT2ACT_SHIFT   (16U)
 
#define FEMC_SDRCTRL2_ACT2ACT_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL2_ACT2ACT_SHIFT) & FEMC_SDRCTRL2_ACT2ACT_MASK)
 
#define FEMC_SDRCTRL2_ACT2ACT_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL2_ACT2ACT_MASK) >> FEMC_SDRCTRL2_ACT2ACT_SHIFT)
 
#define FEMC_SDRCTRL2_REF2REF_MASK   (0xFF00U)
 
#define FEMC_SDRCTRL2_REF2REF_SHIFT   (8U)
 
#define FEMC_SDRCTRL2_REF2REF_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL2_REF2REF_SHIFT) & FEMC_SDRCTRL2_REF2REF_MASK)
 
#define FEMC_SDRCTRL2_REF2REF_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL2_REF2REF_MASK) >> FEMC_SDRCTRL2_REF2REF_SHIFT)
 
#define FEMC_SDRCTRL2_SRRC_MASK   (0xFFU)
 
#define FEMC_SDRCTRL2_SRRC_SHIFT   (0U)
 
#define FEMC_SDRCTRL2_SRRC_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL2_SRRC_SHIFT) & FEMC_SDRCTRL2_SRRC_MASK)
 
#define FEMC_SDRCTRL2_SRRC_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL2_SRRC_MASK) >> FEMC_SDRCTRL2_SRRC_SHIFT)
 
#define FEMC_SDRCTRL3_UT_MASK   (0xFF000000UL)
 
#define FEMC_SDRCTRL3_UT_SHIFT   (24U)
 
#define FEMC_SDRCTRL3_UT_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL3_UT_SHIFT) & FEMC_SDRCTRL3_UT_MASK)
 
#define FEMC_SDRCTRL3_UT_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL3_UT_MASK) >> FEMC_SDRCTRL3_UT_SHIFT)
 
#define FEMC_SDRCTRL3_RT_MASK   (0xFF0000UL)
 
#define FEMC_SDRCTRL3_RT_SHIFT   (16U)
 
#define FEMC_SDRCTRL3_RT_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL3_RT_SHIFT) & FEMC_SDRCTRL3_RT_MASK)
 
#define FEMC_SDRCTRL3_RT_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL3_RT_MASK) >> FEMC_SDRCTRL3_RT_SHIFT)
 
#define FEMC_SDRCTRL3_PRESCALE_MASK   (0xFF00U)
 
#define FEMC_SDRCTRL3_PRESCALE_SHIFT   (8U)
 
#define FEMC_SDRCTRL3_PRESCALE_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL3_PRESCALE_SHIFT) & FEMC_SDRCTRL3_PRESCALE_MASK)
 
#define FEMC_SDRCTRL3_PRESCALE_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL3_PRESCALE_MASK) >> FEMC_SDRCTRL3_PRESCALE_SHIFT)
 
#define FEMC_SDRCTRL3_REBL_MASK   (0xEU)
 
#define FEMC_SDRCTRL3_REBL_SHIFT   (1U)
 
#define FEMC_SDRCTRL3_REBL_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL3_REBL_SHIFT) & FEMC_SDRCTRL3_REBL_MASK)
 
#define FEMC_SDRCTRL3_REBL_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL3_REBL_MASK) >> FEMC_SDRCTRL3_REBL_SHIFT)
 
#define FEMC_SDRCTRL3_REN_MASK   (0x1U)
 
#define FEMC_SDRCTRL3_REN_SHIFT   (0U)
 
#define FEMC_SDRCTRL3_REN_SET(x)   (((uint32_t)(x) << FEMC_SDRCTRL3_REN_SHIFT) & FEMC_SDRCTRL3_REN_MASK)
 
#define FEMC_SDRCTRL3_REN_GET(x)   (((uint32_t)(x) & FEMC_SDRCTRL3_REN_MASK) >> FEMC_SDRCTRL3_REN_SHIFT)
 
#define FEMC_SRCTRL0_ADVH_MASK   (0x800U)
 
#define FEMC_SRCTRL0_ADVH_SHIFT   (11U)
 
#define FEMC_SRCTRL0_ADVH_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL0_ADVH_SHIFT) & FEMC_SRCTRL0_ADVH_MASK)
 
#define FEMC_SRCTRL0_ADVH_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL0_ADVH_MASK) >> FEMC_SRCTRL0_ADVH_SHIFT)
 
#define FEMC_SRCTRL0_ADVP_MASK   (0x400U)
 
#define FEMC_SRCTRL0_ADVP_SHIFT   (10U)
 
#define FEMC_SRCTRL0_ADVP_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL0_ADVP_SHIFT) & FEMC_SRCTRL0_ADVP_MASK)
 
#define FEMC_SRCTRL0_ADVP_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL0_ADVP_MASK) >> FEMC_SRCTRL0_ADVP_SHIFT)
 
#define FEMC_SRCTRL0_ADM_MASK   (0x300U)
 
#define FEMC_SRCTRL0_ADM_SHIFT   (8U)
 
#define FEMC_SRCTRL0_ADM_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL0_ADM_SHIFT) & FEMC_SRCTRL0_ADM_MASK)
 
#define FEMC_SRCTRL0_ADM_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL0_ADM_MASK) >> FEMC_SRCTRL0_ADM_SHIFT)
 
#define FEMC_SRCTRL0_PORTSZ_MASK   (0x1U)
 
#define FEMC_SRCTRL0_PORTSZ_SHIFT   (0U)
 
#define FEMC_SRCTRL0_PORTSZ_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL0_PORTSZ_SHIFT) & FEMC_SRCTRL0_PORTSZ_MASK)
 
#define FEMC_SRCTRL0_PORTSZ_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL0_PORTSZ_MASK) >> FEMC_SRCTRL0_PORTSZ_SHIFT)
 
#define FEMC_SRCTRL1_OEH_MASK   (0xF0000000UL)
 
#define FEMC_SRCTRL1_OEH_SHIFT   (28U)
 
#define FEMC_SRCTRL1_OEH_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL1_OEH_SHIFT) & FEMC_SRCTRL1_OEH_MASK)
 
#define FEMC_SRCTRL1_OEH_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL1_OEH_MASK) >> FEMC_SRCTRL1_OEH_SHIFT)
 
#define FEMC_SRCTRL1_OEL_MASK   (0xF000000UL)
 
#define FEMC_SRCTRL1_OEL_SHIFT   (24U)
 
#define FEMC_SRCTRL1_OEL_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL1_OEL_SHIFT) & FEMC_SRCTRL1_OEL_MASK)
 
#define FEMC_SRCTRL1_OEL_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL1_OEL_MASK) >> FEMC_SRCTRL1_OEL_SHIFT)
 
#define FEMC_SRCTRL1_WEH_MASK   (0xF00000UL)
 
#define FEMC_SRCTRL1_WEH_SHIFT   (20U)
 
#define FEMC_SRCTRL1_WEH_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL1_WEH_SHIFT) & FEMC_SRCTRL1_WEH_MASK)
 
#define FEMC_SRCTRL1_WEH_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL1_WEH_MASK) >> FEMC_SRCTRL1_WEH_SHIFT)
 
#define FEMC_SRCTRL1_WEL_MASK   (0xF0000UL)
 
#define FEMC_SRCTRL1_WEL_SHIFT   (16U)
 
#define FEMC_SRCTRL1_WEL_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL1_WEL_SHIFT) & FEMC_SRCTRL1_WEL_MASK)
 
#define FEMC_SRCTRL1_WEL_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL1_WEL_MASK) >> FEMC_SRCTRL1_WEL_SHIFT)
 
#define FEMC_SRCTRL1_AH_MASK   (0xF000U)
 
#define FEMC_SRCTRL1_AH_SHIFT   (12U)
 
#define FEMC_SRCTRL1_AH_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL1_AH_SHIFT) & FEMC_SRCTRL1_AH_MASK)
 
#define FEMC_SRCTRL1_AH_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL1_AH_MASK) >> FEMC_SRCTRL1_AH_SHIFT)
 
#define FEMC_SRCTRL1_AS_MASK   (0xF00U)
 
#define FEMC_SRCTRL1_AS_SHIFT   (8U)
 
#define FEMC_SRCTRL1_AS_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL1_AS_SHIFT) & FEMC_SRCTRL1_AS_MASK)
 
#define FEMC_SRCTRL1_AS_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL1_AS_MASK) >> FEMC_SRCTRL1_AS_SHIFT)
 
#define FEMC_SRCTRL1_CEH_MASK   (0xF0U)
 
#define FEMC_SRCTRL1_CEH_SHIFT   (4U)
 
#define FEMC_SRCTRL1_CEH_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL1_CEH_SHIFT) & FEMC_SRCTRL1_CEH_MASK)
 
#define FEMC_SRCTRL1_CEH_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL1_CEH_MASK) >> FEMC_SRCTRL1_CEH_SHIFT)
 
#define FEMC_SRCTRL1_CES_MASK   (0xFU)
 
#define FEMC_SRCTRL1_CES_SHIFT   (0U)
 
#define FEMC_SRCTRL1_CES_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL1_CES_SHIFT) & FEMC_SRCTRL1_CES_MASK)
 
#define FEMC_SRCTRL1_CES_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL1_CES_MASK) >> FEMC_SRCTRL1_CES_SHIFT)
 
#define FEMC_SADDR_SA_MASK   (0xFFFFFFFFUL)
 
#define FEMC_SADDR_SA_SHIFT   (0U)
 
#define FEMC_SADDR_SA_SET(x)   (((uint32_t)(x) << FEMC_SADDR_SA_SHIFT) & FEMC_SADDR_SA_MASK)
 
#define FEMC_SADDR_SA_GET(x)   (((uint32_t)(x) & FEMC_SADDR_SA_MASK) >> FEMC_SADDR_SA_SHIFT)
 
#define FEMC_DATSZ_DATSZ_MASK   (0x7U)
 
#define FEMC_DATSZ_DATSZ_SHIFT   (0U)
 
#define FEMC_DATSZ_DATSZ_SET(x)   (((uint32_t)(x) << FEMC_DATSZ_DATSZ_SHIFT) & FEMC_DATSZ_DATSZ_MASK)
 
#define FEMC_DATSZ_DATSZ_GET(x)   (((uint32_t)(x) & FEMC_DATSZ_DATSZ_MASK) >> FEMC_DATSZ_DATSZ_SHIFT)
 
#define FEMC_BYTEMSK_BM3_MASK   (0x8U)
 
#define FEMC_BYTEMSK_BM3_SHIFT   (3U)
 
#define FEMC_BYTEMSK_BM3_SET(x)   (((uint32_t)(x) << FEMC_BYTEMSK_BM3_SHIFT) & FEMC_BYTEMSK_BM3_MASK)
 
#define FEMC_BYTEMSK_BM3_GET(x)   (((uint32_t)(x) & FEMC_BYTEMSK_BM3_MASK) >> FEMC_BYTEMSK_BM3_SHIFT)
 
#define FEMC_BYTEMSK_BM2_MASK   (0x4U)
 
#define FEMC_BYTEMSK_BM2_SHIFT   (2U)
 
#define FEMC_BYTEMSK_BM2_SET(x)   (((uint32_t)(x) << FEMC_BYTEMSK_BM2_SHIFT) & FEMC_BYTEMSK_BM2_MASK)
 
#define FEMC_BYTEMSK_BM2_GET(x)   (((uint32_t)(x) & FEMC_BYTEMSK_BM2_MASK) >> FEMC_BYTEMSK_BM2_SHIFT)
 
#define FEMC_BYTEMSK_BM1_MASK   (0x2U)
 
#define FEMC_BYTEMSK_BM1_SHIFT   (1U)
 
#define FEMC_BYTEMSK_BM1_SET(x)   (((uint32_t)(x) << FEMC_BYTEMSK_BM1_SHIFT) & FEMC_BYTEMSK_BM1_MASK)
 
#define FEMC_BYTEMSK_BM1_GET(x)   (((uint32_t)(x) & FEMC_BYTEMSK_BM1_MASK) >> FEMC_BYTEMSK_BM1_SHIFT)
 
#define FEMC_BYTEMSK_BM0_MASK   (0x1U)
 
#define FEMC_BYTEMSK_BM0_SHIFT   (0U)
 
#define FEMC_BYTEMSK_BM0_SET(x)   (((uint32_t)(x) << FEMC_BYTEMSK_BM0_SHIFT) & FEMC_BYTEMSK_BM0_MASK)
 
#define FEMC_BYTEMSK_BM0_GET(x)   (((uint32_t)(x) & FEMC_BYTEMSK_BM0_MASK) >> FEMC_BYTEMSK_BM0_SHIFT)
 
#define FEMC_IPCMD_KEY_MASK   (0xFFFF0000UL)
 
#define FEMC_IPCMD_KEY_SHIFT   (16U)
 
#define FEMC_IPCMD_KEY_SET(x)   (((uint32_t)(x) << FEMC_IPCMD_KEY_SHIFT) & FEMC_IPCMD_KEY_MASK)
 
#define FEMC_IPCMD_KEY_GET(x)   (((uint32_t)(x) & FEMC_IPCMD_KEY_MASK) >> FEMC_IPCMD_KEY_SHIFT)
 
#define FEMC_IPCMD_CMD_MASK   (0xFFFFU)
 
#define FEMC_IPCMD_CMD_SHIFT   (0U)
 
#define FEMC_IPCMD_CMD_SET(x)   (((uint32_t)(x) << FEMC_IPCMD_CMD_SHIFT) & FEMC_IPCMD_CMD_MASK)
 
#define FEMC_IPCMD_CMD_GET(x)   (((uint32_t)(x) & FEMC_IPCMD_CMD_MASK) >> FEMC_IPCMD_CMD_SHIFT)
 
#define FEMC_IPTX_DAT_MASK   (0xFFFFFFFFUL)
 
#define FEMC_IPTX_DAT_SHIFT   (0U)
 
#define FEMC_IPTX_DAT_SET(x)   (((uint32_t)(x) << FEMC_IPTX_DAT_SHIFT) & FEMC_IPTX_DAT_MASK)
 
#define FEMC_IPTX_DAT_GET(x)   (((uint32_t)(x) & FEMC_IPTX_DAT_MASK) >> FEMC_IPTX_DAT_SHIFT)
 
#define FEMC_IPRX_DAT_MASK   (0xFFFFFFFFUL)
 
#define FEMC_IPRX_DAT_SHIFT   (0U)
 
#define FEMC_IPRX_DAT_SET(x)   (((uint32_t)(x) << FEMC_IPRX_DAT_SHIFT) & FEMC_IPRX_DAT_MASK)
 
#define FEMC_IPRX_DAT_GET(x)   (((uint32_t)(x) & FEMC_IPRX_DAT_MASK) >> FEMC_IPRX_DAT_SHIFT)
 
#define FEMC_STAT0_IDLE_MASK   (0x1U)
 
#define FEMC_STAT0_IDLE_SHIFT   (0U)
 
#define FEMC_STAT0_IDLE_GET(x)   (((uint32_t)(x) & FEMC_STAT0_IDLE_MASK) >> FEMC_STAT0_IDLE_SHIFT)
 
#define FEMC_BR2_BASE_MASK   (0xFFFFF000UL)
 
#define FEMC_BR2_BASE_SHIFT   (12U)
 
#define FEMC_BR2_BASE_SET(x)   (((uint32_t)(x) << FEMC_BR2_BASE_SHIFT) & FEMC_BR2_BASE_MASK)
 
#define FEMC_BR2_BASE_GET(x)   (((uint32_t)(x) & FEMC_BR2_BASE_MASK) >> FEMC_BR2_BASE_SHIFT)
 
#define FEMC_BR2_SIZE_MASK   (0x3EU)
 
#define FEMC_BR2_SIZE_SHIFT   (1U)
 
#define FEMC_BR2_SIZE_SET(x)   (((uint32_t)(x) << FEMC_BR2_SIZE_SHIFT) & FEMC_BR2_SIZE_MASK)
 
#define FEMC_BR2_SIZE_GET(x)   (((uint32_t)(x) & FEMC_BR2_SIZE_MASK) >> FEMC_BR2_SIZE_SHIFT)
 
#define FEMC_BR2_VLD_MASK   (0x1U)
 
#define FEMC_BR2_VLD_SHIFT   (0U)
 
#define FEMC_BR2_VLD_SET(x)   (((uint32_t)(x) << FEMC_BR2_VLD_SHIFT) & FEMC_BR2_VLD_MASK)
 
#define FEMC_BR2_VLD_GET(x)   (((uint32_t)(x) & FEMC_BR2_VLD_MASK) >> FEMC_BR2_VLD_SHIFT)
 
#define FEMC_SRCTRL2_ADVH_MASK   (0x800U)
 
#define FEMC_SRCTRL2_ADVH_SHIFT   (11U)
 
#define FEMC_SRCTRL2_ADVH_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL2_ADVH_SHIFT) & FEMC_SRCTRL2_ADVH_MASK)
 
#define FEMC_SRCTRL2_ADVH_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL2_ADVH_MASK) >> FEMC_SRCTRL2_ADVH_SHIFT)
 
#define FEMC_SRCTRL2_ADVP_MASK   (0x400U)
 
#define FEMC_SRCTRL2_ADVP_SHIFT   (10U)
 
#define FEMC_SRCTRL2_ADVP_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL2_ADVP_SHIFT) & FEMC_SRCTRL2_ADVP_MASK)
 
#define FEMC_SRCTRL2_ADVP_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL2_ADVP_MASK) >> FEMC_SRCTRL2_ADVP_SHIFT)
 
#define FEMC_SRCTRL2_ADM_MASK   (0x300U)
 
#define FEMC_SRCTRL2_ADM_SHIFT   (8U)
 
#define FEMC_SRCTRL2_ADM_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL2_ADM_SHIFT) & FEMC_SRCTRL2_ADM_MASK)
 
#define FEMC_SRCTRL2_ADM_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL2_ADM_MASK) >> FEMC_SRCTRL2_ADM_SHIFT)
 
#define FEMC_SRCTRL2_PORTSZ_MASK   (0x1U)
 
#define FEMC_SRCTRL2_PORTSZ_SHIFT   (0U)
 
#define FEMC_SRCTRL2_PORTSZ_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL2_PORTSZ_SHIFT) & FEMC_SRCTRL2_PORTSZ_MASK)
 
#define FEMC_SRCTRL2_PORTSZ_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL2_PORTSZ_MASK) >> FEMC_SRCTRL2_PORTSZ_SHIFT)
 
#define FEMC_SRCTRL3_OEH_MASK   (0xF0000000UL)
 
#define FEMC_SRCTRL3_OEH_SHIFT   (28U)
 
#define FEMC_SRCTRL3_OEH_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL3_OEH_SHIFT) & FEMC_SRCTRL3_OEH_MASK)
 
#define FEMC_SRCTRL3_OEH_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL3_OEH_MASK) >> FEMC_SRCTRL3_OEH_SHIFT)
 
#define FEMC_SRCTRL3_OEL_MASK   (0xF000000UL)
 
#define FEMC_SRCTRL3_OEL_SHIFT   (24U)
 
#define FEMC_SRCTRL3_OEL_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL3_OEL_SHIFT) & FEMC_SRCTRL3_OEL_MASK)
 
#define FEMC_SRCTRL3_OEL_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL3_OEL_MASK) >> FEMC_SRCTRL3_OEL_SHIFT)
 
#define FEMC_SRCTRL3_WEH_MASK   (0xF00000UL)
 
#define FEMC_SRCTRL3_WEH_SHIFT   (20U)
 
#define FEMC_SRCTRL3_WEH_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL3_WEH_SHIFT) & FEMC_SRCTRL3_WEH_MASK)
 
#define FEMC_SRCTRL3_WEH_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL3_WEH_MASK) >> FEMC_SRCTRL3_WEH_SHIFT)
 
#define FEMC_SRCTRL3_WEL_MASK   (0xF0000UL)
 
#define FEMC_SRCTRL3_WEL_SHIFT   (16U)
 
#define FEMC_SRCTRL3_WEL_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL3_WEL_SHIFT) & FEMC_SRCTRL3_WEL_MASK)
 
#define FEMC_SRCTRL3_WEL_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL3_WEL_MASK) >> FEMC_SRCTRL3_WEL_SHIFT)
 
#define FEMC_SRCTRL3_AH_MASK   (0xF000U)
 
#define FEMC_SRCTRL3_AH_SHIFT   (12U)
 
#define FEMC_SRCTRL3_AH_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL3_AH_SHIFT) & FEMC_SRCTRL3_AH_MASK)
 
#define FEMC_SRCTRL3_AH_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL3_AH_MASK) >> FEMC_SRCTRL3_AH_SHIFT)
 
#define FEMC_SRCTRL3_AS_MASK   (0xF00U)
 
#define FEMC_SRCTRL3_AS_SHIFT   (8U)
 
#define FEMC_SRCTRL3_AS_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL3_AS_SHIFT) & FEMC_SRCTRL3_AS_MASK)
 
#define FEMC_SRCTRL3_AS_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL3_AS_MASK) >> FEMC_SRCTRL3_AS_SHIFT)
 
#define FEMC_SRCTRL3_CEH_MASK   (0xF0U)
 
#define FEMC_SRCTRL3_CEH_SHIFT   (4U)
 
#define FEMC_SRCTRL3_CEH_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL3_CEH_SHIFT) & FEMC_SRCTRL3_CEH_MASK)
 
#define FEMC_SRCTRL3_CEH_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL3_CEH_MASK) >> FEMC_SRCTRL3_CEH_SHIFT)
 
#define FEMC_SRCTRL3_CES_MASK   (0xFU)
 
#define FEMC_SRCTRL3_CES_SHIFT   (0U)
 
#define FEMC_SRCTRL3_CES_SET(x)   (((uint32_t)(x) << FEMC_SRCTRL3_CES_SHIFT) & FEMC_SRCTRL3_CES_MASK)
 
#define FEMC_SRCTRL3_CES_GET(x)   (((uint32_t)(x) & FEMC_SRCTRL3_CES_MASK) >> FEMC_SRCTRL3_CES_SHIFT)
 
#define FEMC_DLYCFG_OE_MASK   (0x2000U)
 
#define FEMC_DLYCFG_OE_SHIFT   (13U)
 
#define FEMC_DLYCFG_OE_SET(x)   (((uint32_t)(x) << FEMC_DLYCFG_OE_SHIFT) & FEMC_DLYCFG_OE_MASK)
 
#define FEMC_DLYCFG_OE_GET(x)   (((uint32_t)(x) & FEMC_DLYCFG_OE_MASK) >> FEMC_DLYCFG_OE_SHIFT)
 
#define FEMC_DLYCFG_DLYSEL_MASK   (0x3EU)
 
#define FEMC_DLYCFG_DLYSEL_SHIFT   (1U)
 
#define FEMC_DLYCFG_DLYSEL_SET(x)   (((uint32_t)(x) << FEMC_DLYCFG_DLYSEL_SHIFT) & FEMC_DLYCFG_DLYSEL_MASK)
 
#define FEMC_DLYCFG_DLYSEL_GET(x)   (((uint32_t)(x) & FEMC_DLYCFG_DLYSEL_MASK) >> FEMC_DLYCFG_DLYSEL_SHIFT)
 
#define FEMC_DLYCFG_DLYEN_MASK   (0x1U)
 
#define FEMC_DLYCFG_DLYEN_SHIFT   (0U)
 
#define FEMC_DLYCFG_DLYEN_SET(x)   (((uint32_t)(x) << FEMC_DLYCFG_DLYEN_SHIFT) & FEMC_DLYCFG_DLYEN_MASK)
 
#define FEMC_DLYCFG_DLYEN_GET(x)   (((uint32_t)(x) & FEMC_DLYCFG_DLYEN_MASK) >> FEMC_DLYCFG_DLYEN_SHIFT)
 
#define FEMC_BR_BASE0   (0UL)
 
#define FEMC_BR_BASE1   (1UL)
 
#define FEMC_BR_BASE6   (6UL)
 
#define FEMC_BR2_BASE0   (0UL)
 
#define FEMC_BR2_BASE1   (1UL)
 

Macro Definition Documentation

◆ FEMC_BMW0_AGE_GET

#define FEMC_BMW0_AGE_GET (   x)    (((uint32_t)(x) & FEMC_BMW0_AGE_MASK) >> FEMC_BMW0_AGE_SHIFT)

◆ FEMC_BMW0_AGE_MASK

#define FEMC_BMW0_AGE_MASK   (0xF0U)

◆ FEMC_BMW0_AGE_SET

#define FEMC_BMW0_AGE_SET (   x)    (((uint32_t)(x) << FEMC_BMW0_AGE_SHIFT) & FEMC_BMW0_AGE_MASK)

◆ FEMC_BMW0_AGE_SHIFT

#define FEMC_BMW0_AGE_SHIFT   (4U)

◆ FEMC_BMW0_QOS_GET

#define FEMC_BMW0_QOS_GET (   x)    (((uint32_t)(x) & FEMC_BMW0_QOS_MASK) >> FEMC_BMW0_QOS_SHIFT)

◆ FEMC_BMW0_QOS_MASK

#define FEMC_BMW0_QOS_MASK   (0xFU)

◆ FEMC_BMW0_QOS_SET

#define FEMC_BMW0_QOS_SET (   x)    (((uint32_t)(x) << FEMC_BMW0_QOS_SHIFT) & FEMC_BMW0_QOS_MASK)

◆ FEMC_BMW0_QOS_SHIFT

#define FEMC_BMW0_QOS_SHIFT   (0U)

◆ FEMC_BMW0_RWS_GET

#define FEMC_BMW0_RWS_GET (   x)    (((uint32_t)(x) & FEMC_BMW0_RWS_MASK) >> FEMC_BMW0_RWS_SHIFT)

◆ FEMC_BMW0_RWS_MASK

#define FEMC_BMW0_RWS_MASK   (0xFF0000UL)

◆ FEMC_BMW0_RWS_SET

#define FEMC_BMW0_RWS_SET (   x)    (((uint32_t)(x) << FEMC_BMW0_RWS_SHIFT) & FEMC_BMW0_RWS_MASK)

◆ FEMC_BMW0_RWS_SHIFT

#define FEMC_BMW0_RWS_SHIFT   (16U)

◆ FEMC_BMW0_SH_GET

#define FEMC_BMW0_SH_GET (   x)    (((uint32_t)(x) & FEMC_BMW0_SH_MASK) >> FEMC_BMW0_SH_SHIFT)

◆ FEMC_BMW0_SH_MASK

#define FEMC_BMW0_SH_MASK   (0xFF00U)

◆ FEMC_BMW0_SH_SET

#define FEMC_BMW0_SH_SET (   x)    (((uint32_t)(x) << FEMC_BMW0_SH_SHIFT) & FEMC_BMW0_SH_MASK)

◆ FEMC_BMW0_SH_SHIFT

#define FEMC_BMW0_SH_SHIFT   (8U)

◆ FEMC_BMW1_AGE_GET

#define FEMC_BMW1_AGE_GET (   x)    (((uint32_t)(x) & FEMC_BMW1_AGE_MASK) >> FEMC_BMW1_AGE_SHIFT)

◆ FEMC_BMW1_AGE_MASK

#define FEMC_BMW1_AGE_MASK   (0xF0U)

◆ FEMC_BMW1_AGE_SET

#define FEMC_BMW1_AGE_SET (   x)    (((uint32_t)(x) << FEMC_BMW1_AGE_SHIFT) & FEMC_BMW1_AGE_MASK)

◆ FEMC_BMW1_AGE_SHIFT

#define FEMC_BMW1_AGE_SHIFT   (4U)

◆ FEMC_BMW1_BR_GET

#define FEMC_BMW1_BR_GET (   x)    (((uint32_t)(x) & FEMC_BMW1_BR_MASK) >> FEMC_BMW1_BR_SHIFT)

◆ FEMC_BMW1_BR_MASK

#define FEMC_BMW1_BR_MASK   (0xFF000000UL)

◆ FEMC_BMW1_BR_SET

#define FEMC_BMW1_BR_SET (   x)    (((uint32_t)(x) << FEMC_BMW1_BR_SHIFT) & FEMC_BMW1_BR_MASK)

◆ FEMC_BMW1_BR_SHIFT

#define FEMC_BMW1_BR_SHIFT   (24U)

◆ FEMC_BMW1_PH_GET

#define FEMC_BMW1_PH_GET (   x)    (((uint32_t)(x) & FEMC_BMW1_PH_MASK) >> FEMC_BMW1_PH_SHIFT)

◆ FEMC_BMW1_PH_MASK

#define FEMC_BMW1_PH_MASK   (0xFF00U)

◆ FEMC_BMW1_PH_SET

#define FEMC_BMW1_PH_SET (   x)    (((uint32_t)(x) << FEMC_BMW1_PH_SHIFT) & FEMC_BMW1_PH_MASK)

◆ FEMC_BMW1_PH_SHIFT

#define FEMC_BMW1_PH_SHIFT   (8U)

◆ FEMC_BMW1_QOS_GET

#define FEMC_BMW1_QOS_GET (   x)    (((uint32_t)(x) & FEMC_BMW1_QOS_MASK) >> FEMC_BMW1_QOS_SHIFT)

◆ FEMC_BMW1_QOS_MASK

#define FEMC_BMW1_QOS_MASK   (0xFU)

◆ FEMC_BMW1_QOS_SET

#define FEMC_BMW1_QOS_SET (   x)    (((uint32_t)(x) << FEMC_BMW1_QOS_SHIFT) & FEMC_BMW1_QOS_MASK)

◆ FEMC_BMW1_QOS_SHIFT

#define FEMC_BMW1_QOS_SHIFT   (0U)

◆ FEMC_BMW1_RWS_GET

#define FEMC_BMW1_RWS_GET (   x)    (((uint32_t)(x) & FEMC_BMW1_RWS_MASK) >> FEMC_BMW1_RWS_SHIFT)

◆ FEMC_BMW1_RWS_MASK

#define FEMC_BMW1_RWS_MASK   (0xFF0000UL)

◆ FEMC_BMW1_RWS_SET

#define FEMC_BMW1_RWS_SET (   x)    (((uint32_t)(x) << FEMC_BMW1_RWS_SHIFT) & FEMC_BMW1_RWS_MASK)

◆ FEMC_BMW1_RWS_SHIFT

#define FEMC_BMW1_RWS_SHIFT   (16U)

◆ FEMC_BR2_BASE0

#define FEMC_BR2_BASE0   (0UL)

◆ FEMC_BR2_BASE1

#define FEMC_BR2_BASE1   (1UL)

◆ FEMC_BR2_BASE_GET

#define FEMC_BR2_BASE_GET (   x)    (((uint32_t)(x) & FEMC_BR2_BASE_MASK) >> FEMC_BR2_BASE_SHIFT)

◆ FEMC_BR2_BASE_MASK

#define FEMC_BR2_BASE_MASK   (0xFFFFF000UL)

◆ FEMC_BR2_BASE_SET

#define FEMC_BR2_BASE_SET (   x)    (((uint32_t)(x) << FEMC_BR2_BASE_SHIFT) & FEMC_BR2_BASE_MASK)

◆ FEMC_BR2_BASE_SHIFT

#define FEMC_BR2_BASE_SHIFT   (12U)

◆ FEMC_BR2_SIZE_GET

#define FEMC_BR2_SIZE_GET (   x)    (((uint32_t)(x) & FEMC_BR2_SIZE_MASK) >> FEMC_BR2_SIZE_SHIFT)

◆ FEMC_BR2_SIZE_MASK

#define FEMC_BR2_SIZE_MASK   (0x3EU)

◆ FEMC_BR2_SIZE_SET

#define FEMC_BR2_SIZE_SET (   x)    (((uint32_t)(x) << FEMC_BR2_SIZE_SHIFT) & FEMC_BR2_SIZE_MASK)

◆ FEMC_BR2_SIZE_SHIFT

#define FEMC_BR2_SIZE_SHIFT   (1U)

◆ FEMC_BR2_VLD_GET

#define FEMC_BR2_VLD_GET (   x)    (((uint32_t)(x) & FEMC_BR2_VLD_MASK) >> FEMC_BR2_VLD_SHIFT)

◆ FEMC_BR2_VLD_MASK

#define FEMC_BR2_VLD_MASK   (0x1U)

◆ FEMC_BR2_VLD_SET

#define FEMC_BR2_VLD_SET (   x)    (((uint32_t)(x) << FEMC_BR2_VLD_SHIFT) & FEMC_BR2_VLD_MASK)

◆ FEMC_BR2_VLD_SHIFT

#define FEMC_BR2_VLD_SHIFT   (0U)

◆ FEMC_BR_BASE0

#define FEMC_BR_BASE0   (0UL)

◆ FEMC_BR_BASE1

#define FEMC_BR_BASE1   (1UL)

◆ FEMC_BR_BASE6

#define FEMC_BR_BASE6   (6UL)

◆ FEMC_BR_BASE_GET

#define FEMC_BR_BASE_GET (   x)    (((uint32_t)(x) & FEMC_BR_BASE_MASK) >> FEMC_BR_BASE_SHIFT)

◆ FEMC_BR_BASE_MASK

#define FEMC_BR_BASE_MASK   (0xFFFFF000UL)

◆ FEMC_BR_BASE_SET

#define FEMC_BR_BASE_SET (   x)    (((uint32_t)(x) << FEMC_BR_BASE_SHIFT) & FEMC_BR_BASE_MASK)

◆ FEMC_BR_BASE_SHIFT

#define FEMC_BR_BASE_SHIFT   (12U)

◆ FEMC_BR_SIZE_GET

#define FEMC_BR_SIZE_GET (   x)    (((uint32_t)(x) & FEMC_BR_SIZE_MASK) >> FEMC_BR_SIZE_SHIFT)

◆ FEMC_BR_SIZE_MASK

#define FEMC_BR_SIZE_MASK   (0x3EU)

◆ FEMC_BR_SIZE_SET

#define FEMC_BR_SIZE_SET (   x)    (((uint32_t)(x) << FEMC_BR_SIZE_SHIFT) & FEMC_BR_SIZE_MASK)

◆ FEMC_BR_SIZE_SHIFT

#define FEMC_BR_SIZE_SHIFT   (1U)

◆ FEMC_BR_VLD_GET

#define FEMC_BR_VLD_GET (   x)    (((uint32_t)(x) & FEMC_BR_VLD_MASK) >> FEMC_BR_VLD_SHIFT)

◆ FEMC_BR_VLD_MASK

#define FEMC_BR_VLD_MASK   (0x1U)

◆ FEMC_BR_VLD_SET

#define FEMC_BR_VLD_SET (   x)    (((uint32_t)(x) << FEMC_BR_VLD_SHIFT) & FEMC_BR_VLD_MASK)

◆ FEMC_BR_VLD_SHIFT

#define FEMC_BR_VLD_SHIFT   (0U)

◆ FEMC_BYTEMSK_BM0_GET

#define FEMC_BYTEMSK_BM0_GET (   x)    (((uint32_t)(x) & FEMC_BYTEMSK_BM0_MASK) >> FEMC_BYTEMSK_BM0_SHIFT)

◆ FEMC_BYTEMSK_BM0_MASK

#define FEMC_BYTEMSK_BM0_MASK   (0x1U)

◆ FEMC_BYTEMSK_BM0_SET

#define FEMC_BYTEMSK_BM0_SET (   x)    (((uint32_t)(x) << FEMC_BYTEMSK_BM0_SHIFT) & FEMC_BYTEMSK_BM0_MASK)

◆ FEMC_BYTEMSK_BM0_SHIFT

#define FEMC_BYTEMSK_BM0_SHIFT   (0U)

◆ FEMC_BYTEMSK_BM1_GET

#define FEMC_BYTEMSK_BM1_GET (   x)    (((uint32_t)(x) & FEMC_BYTEMSK_BM1_MASK) >> FEMC_BYTEMSK_BM1_SHIFT)

◆ FEMC_BYTEMSK_BM1_MASK

#define FEMC_BYTEMSK_BM1_MASK   (0x2U)

◆ FEMC_BYTEMSK_BM1_SET

#define FEMC_BYTEMSK_BM1_SET (   x)    (((uint32_t)(x) << FEMC_BYTEMSK_BM1_SHIFT) & FEMC_BYTEMSK_BM1_MASK)

◆ FEMC_BYTEMSK_BM1_SHIFT

#define FEMC_BYTEMSK_BM1_SHIFT   (1U)

◆ FEMC_BYTEMSK_BM2_GET

#define FEMC_BYTEMSK_BM2_GET (   x)    (((uint32_t)(x) & FEMC_BYTEMSK_BM2_MASK) >> FEMC_BYTEMSK_BM2_SHIFT)

◆ FEMC_BYTEMSK_BM2_MASK

#define FEMC_BYTEMSK_BM2_MASK   (0x4U)

◆ FEMC_BYTEMSK_BM2_SET

#define FEMC_BYTEMSK_BM2_SET (   x)    (((uint32_t)(x) << FEMC_BYTEMSK_BM2_SHIFT) & FEMC_BYTEMSK_BM2_MASK)

◆ FEMC_BYTEMSK_BM2_SHIFT

#define FEMC_BYTEMSK_BM2_SHIFT   (2U)

◆ FEMC_BYTEMSK_BM3_GET

#define FEMC_BYTEMSK_BM3_GET (   x)    (((uint32_t)(x) & FEMC_BYTEMSK_BM3_MASK) >> FEMC_BYTEMSK_BM3_SHIFT)

◆ FEMC_BYTEMSK_BM3_MASK

#define FEMC_BYTEMSK_BM3_MASK   (0x8U)

◆ FEMC_BYTEMSK_BM3_SET

#define FEMC_BYTEMSK_BM3_SET (   x)    (((uint32_t)(x) << FEMC_BYTEMSK_BM3_SHIFT) & FEMC_BYTEMSK_BM3_MASK)

◆ FEMC_BYTEMSK_BM3_SHIFT

#define FEMC_BYTEMSK_BM3_SHIFT   (3U)

◆ FEMC_CTRL_BTO_GET

#define FEMC_CTRL_BTO_GET (   x)    (((uint32_t)(x) & FEMC_CTRL_BTO_MASK) >> FEMC_CTRL_BTO_SHIFT)

◆ FEMC_CTRL_BTO_MASK

#define FEMC_CTRL_BTO_MASK   (0x1F000000UL)

◆ FEMC_CTRL_BTO_SET

#define FEMC_CTRL_BTO_SET (   x)    (((uint32_t)(x) << FEMC_CTRL_BTO_SHIFT) & FEMC_CTRL_BTO_MASK)

◆ FEMC_CTRL_BTO_SHIFT

#define FEMC_CTRL_BTO_SHIFT   (24U)

◆ FEMC_CTRL_CTO_GET

#define FEMC_CTRL_CTO_GET (   x)    (((uint32_t)(x) & FEMC_CTRL_CTO_MASK) >> FEMC_CTRL_CTO_SHIFT)

◆ FEMC_CTRL_CTO_MASK

#define FEMC_CTRL_CTO_MASK   (0xFF0000UL)

◆ FEMC_CTRL_CTO_SET

#define FEMC_CTRL_CTO_SET (   x)    (((uint32_t)(x) << FEMC_CTRL_CTO_SHIFT) & FEMC_CTRL_CTO_MASK)

◆ FEMC_CTRL_CTO_SHIFT

#define FEMC_CTRL_CTO_SHIFT   (16U)

◆ FEMC_CTRL_DIS_GET

#define FEMC_CTRL_DIS_GET (   x)    (((uint32_t)(x) & FEMC_CTRL_DIS_MASK) >> FEMC_CTRL_DIS_SHIFT)

◆ FEMC_CTRL_DIS_MASK

#define FEMC_CTRL_DIS_MASK   (0x2U)

◆ FEMC_CTRL_DIS_SET

#define FEMC_CTRL_DIS_SET (   x)    (((uint32_t)(x) << FEMC_CTRL_DIS_SHIFT) & FEMC_CTRL_DIS_MASK)

◆ FEMC_CTRL_DIS_SHIFT

#define FEMC_CTRL_DIS_SHIFT   (1U)

◆ FEMC_CTRL_DQS_GET

#define FEMC_CTRL_DQS_GET (   x)    (((uint32_t)(x) & FEMC_CTRL_DQS_MASK) >> FEMC_CTRL_DQS_SHIFT)

◆ FEMC_CTRL_DQS_MASK

#define FEMC_CTRL_DQS_MASK   (0x4U)

◆ FEMC_CTRL_DQS_SET

#define FEMC_CTRL_DQS_SET (   x)    (((uint32_t)(x) << FEMC_CTRL_DQS_SHIFT) & FEMC_CTRL_DQS_MASK)

◆ FEMC_CTRL_DQS_SHIFT

#define FEMC_CTRL_DQS_SHIFT   (2U)

◆ FEMC_CTRL_RST_GET

#define FEMC_CTRL_RST_GET (   x)    (((uint32_t)(x) & FEMC_CTRL_RST_MASK) >> FEMC_CTRL_RST_SHIFT)

◆ FEMC_CTRL_RST_MASK

#define FEMC_CTRL_RST_MASK   (0x1U)

◆ FEMC_CTRL_RST_SET

#define FEMC_CTRL_RST_SET (   x)    (((uint32_t)(x) << FEMC_CTRL_RST_SHIFT) & FEMC_CTRL_RST_MASK)

◆ FEMC_CTRL_RST_SHIFT

#define FEMC_CTRL_RST_SHIFT   (0U)

◆ FEMC_DATSZ_DATSZ_GET

#define FEMC_DATSZ_DATSZ_GET (   x)    (((uint32_t)(x) & FEMC_DATSZ_DATSZ_MASK) >> FEMC_DATSZ_DATSZ_SHIFT)

◆ FEMC_DATSZ_DATSZ_MASK

#define FEMC_DATSZ_DATSZ_MASK   (0x7U)

◆ FEMC_DATSZ_DATSZ_SET

#define FEMC_DATSZ_DATSZ_SET (   x)    (((uint32_t)(x) << FEMC_DATSZ_DATSZ_SHIFT) & FEMC_DATSZ_DATSZ_MASK)

◆ FEMC_DATSZ_DATSZ_SHIFT

#define FEMC_DATSZ_DATSZ_SHIFT   (0U)

◆ FEMC_DLYCFG_DLYEN_GET

#define FEMC_DLYCFG_DLYEN_GET (   x)    (((uint32_t)(x) & FEMC_DLYCFG_DLYEN_MASK) >> FEMC_DLYCFG_DLYEN_SHIFT)

◆ FEMC_DLYCFG_DLYEN_MASK

#define FEMC_DLYCFG_DLYEN_MASK   (0x1U)

◆ FEMC_DLYCFG_DLYEN_SET

#define FEMC_DLYCFG_DLYEN_SET (   x)    (((uint32_t)(x) << FEMC_DLYCFG_DLYEN_SHIFT) & FEMC_DLYCFG_DLYEN_MASK)

◆ FEMC_DLYCFG_DLYEN_SHIFT

#define FEMC_DLYCFG_DLYEN_SHIFT   (0U)

◆ FEMC_DLYCFG_DLYSEL_GET

#define FEMC_DLYCFG_DLYSEL_GET (   x)    (((uint32_t)(x) & FEMC_DLYCFG_DLYSEL_MASK) >> FEMC_DLYCFG_DLYSEL_SHIFT)

◆ FEMC_DLYCFG_DLYSEL_MASK

#define FEMC_DLYCFG_DLYSEL_MASK   (0x3EU)

◆ FEMC_DLYCFG_DLYSEL_SET

#define FEMC_DLYCFG_DLYSEL_SET (   x)    (((uint32_t)(x) << FEMC_DLYCFG_DLYSEL_SHIFT) & FEMC_DLYCFG_DLYSEL_MASK)

◆ FEMC_DLYCFG_DLYSEL_SHIFT

#define FEMC_DLYCFG_DLYSEL_SHIFT   (1U)

◆ FEMC_DLYCFG_OE_GET

#define FEMC_DLYCFG_OE_GET (   x)    (((uint32_t)(x) & FEMC_DLYCFG_OE_MASK) >> FEMC_DLYCFG_OE_SHIFT)

◆ FEMC_DLYCFG_OE_MASK

#define FEMC_DLYCFG_OE_MASK   (0x2000U)

◆ FEMC_DLYCFG_OE_SET

#define FEMC_DLYCFG_OE_SET (   x)    (((uint32_t)(x) << FEMC_DLYCFG_OE_SHIFT) & FEMC_DLYCFG_OE_MASK)

◆ FEMC_DLYCFG_OE_SHIFT

#define FEMC_DLYCFG_OE_SHIFT   (13U)

◆ FEMC_INTEN_AXIBUSERR_GET

#define FEMC_INTEN_AXIBUSERR_GET (   x)    (((uint32_t)(x) & FEMC_INTEN_AXIBUSERR_MASK) >> FEMC_INTEN_AXIBUSERR_SHIFT)

◆ FEMC_INTEN_AXIBUSERR_MASK

#define FEMC_INTEN_AXIBUSERR_MASK   (0x8U)

◆ FEMC_INTEN_AXIBUSERR_SET

#define FEMC_INTEN_AXIBUSERR_SET (   x)    (((uint32_t)(x) << FEMC_INTEN_AXIBUSERR_SHIFT) & FEMC_INTEN_AXIBUSERR_MASK)

◆ FEMC_INTEN_AXIBUSERR_SHIFT

#define FEMC_INTEN_AXIBUSERR_SHIFT   (3U)

◆ FEMC_INTEN_AXICMDERR_GET

#define FEMC_INTEN_AXICMDERR_GET (   x)    (((uint32_t)(x) & FEMC_INTEN_AXICMDERR_MASK) >> FEMC_INTEN_AXICMDERR_SHIFT)

◆ FEMC_INTEN_AXICMDERR_MASK

#define FEMC_INTEN_AXICMDERR_MASK   (0x4U)

◆ FEMC_INTEN_AXICMDERR_SET

#define FEMC_INTEN_AXICMDERR_SET (   x)    (((uint32_t)(x) << FEMC_INTEN_AXICMDERR_SHIFT) & FEMC_INTEN_AXICMDERR_MASK)

◆ FEMC_INTEN_AXICMDERR_SHIFT

#define FEMC_INTEN_AXICMDERR_SHIFT   (2U)

◆ FEMC_INTEN_IPCMDDONE_GET

#define FEMC_INTEN_IPCMDDONE_GET (   x)    (((uint32_t)(x) & FEMC_INTEN_IPCMDDONE_MASK) >> FEMC_INTEN_IPCMDDONE_SHIFT)

◆ FEMC_INTEN_IPCMDDONE_MASK

#define FEMC_INTEN_IPCMDDONE_MASK   (0x1U)

◆ FEMC_INTEN_IPCMDDONE_SET

#define FEMC_INTEN_IPCMDDONE_SET (   x)    (((uint32_t)(x) << FEMC_INTEN_IPCMDDONE_SHIFT) & FEMC_INTEN_IPCMDDONE_MASK)

◆ FEMC_INTEN_IPCMDDONE_SHIFT

#define FEMC_INTEN_IPCMDDONE_SHIFT   (0U)

◆ FEMC_INTEN_IPCMDERR_GET

#define FEMC_INTEN_IPCMDERR_GET (   x)    (((uint32_t)(x) & FEMC_INTEN_IPCMDERR_MASK) >> FEMC_INTEN_IPCMDERR_SHIFT)

◆ FEMC_INTEN_IPCMDERR_MASK

#define FEMC_INTEN_IPCMDERR_MASK   (0x2U)

◆ FEMC_INTEN_IPCMDERR_SET

#define FEMC_INTEN_IPCMDERR_SET (   x)    (((uint32_t)(x) << FEMC_INTEN_IPCMDERR_SHIFT) & FEMC_INTEN_IPCMDERR_MASK)

◆ FEMC_INTEN_IPCMDERR_SHIFT

#define FEMC_INTEN_IPCMDERR_SHIFT   (1U)

◆ FEMC_INTR_AXIBUSERR_GET

#define FEMC_INTR_AXIBUSERR_GET (   x)    (((uint32_t)(x) & FEMC_INTR_AXIBUSERR_MASK) >> FEMC_INTR_AXIBUSERR_SHIFT)

◆ FEMC_INTR_AXIBUSERR_MASK

#define FEMC_INTR_AXIBUSERR_MASK   (0x8U)

◆ FEMC_INTR_AXIBUSERR_SET

#define FEMC_INTR_AXIBUSERR_SET (   x)    (((uint32_t)(x) << FEMC_INTR_AXIBUSERR_SHIFT) & FEMC_INTR_AXIBUSERR_MASK)

◆ FEMC_INTR_AXIBUSERR_SHIFT

#define FEMC_INTR_AXIBUSERR_SHIFT   (3U)

◆ FEMC_INTR_AXICMDERR_GET

#define FEMC_INTR_AXICMDERR_GET (   x)    (((uint32_t)(x) & FEMC_INTR_AXICMDERR_MASK) >> FEMC_INTR_AXICMDERR_SHIFT)

◆ FEMC_INTR_AXICMDERR_MASK

#define FEMC_INTR_AXICMDERR_MASK   (0x4U)

◆ FEMC_INTR_AXICMDERR_SET

#define FEMC_INTR_AXICMDERR_SET (   x)    (((uint32_t)(x) << FEMC_INTR_AXICMDERR_SHIFT) & FEMC_INTR_AXICMDERR_MASK)

◆ FEMC_INTR_AXICMDERR_SHIFT

#define FEMC_INTR_AXICMDERR_SHIFT   (2U)

◆ FEMC_INTR_IPCMDDONE_GET

#define FEMC_INTR_IPCMDDONE_GET (   x)    (((uint32_t)(x) & FEMC_INTR_IPCMDDONE_MASK) >> FEMC_INTR_IPCMDDONE_SHIFT)

◆ FEMC_INTR_IPCMDDONE_MASK

#define FEMC_INTR_IPCMDDONE_MASK   (0x1U)

◆ FEMC_INTR_IPCMDDONE_SET

#define FEMC_INTR_IPCMDDONE_SET (   x)    (((uint32_t)(x) << FEMC_INTR_IPCMDDONE_SHIFT) & FEMC_INTR_IPCMDDONE_MASK)

◆ FEMC_INTR_IPCMDDONE_SHIFT

#define FEMC_INTR_IPCMDDONE_SHIFT   (0U)

◆ FEMC_INTR_IPCMDERR_GET

#define FEMC_INTR_IPCMDERR_GET (   x)    (((uint32_t)(x) & FEMC_INTR_IPCMDERR_MASK) >> FEMC_INTR_IPCMDERR_SHIFT)

◆ FEMC_INTR_IPCMDERR_MASK

#define FEMC_INTR_IPCMDERR_MASK   (0x2U)

◆ FEMC_INTR_IPCMDERR_SET

#define FEMC_INTR_IPCMDERR_SET (   x)    (((uint32_t)(x) << FEMC_INTR_IPCMDERR_SHIFT) & FEMC_INTR_IPCMDERR_MASK)

◆ FEMC_INTR_IPCMDERR_SHIFT

#define FEMC_INTR_IPCMDERR_SHIFT   (1U)

◆ FEMC_IOCTRL_IO_CSX_GET

#define FEMC_IOCTRL_IO_CSX_GET (   x)    (((uint32_t)(x) & FEMC_IOCTRL_IO_CSX_MASK) >> FEMC_IOCTRL_IO_CSX_SHIFT)

◆ FEMC_IOCTRL_IO_CSX_MASK

#define FEMC_IOCTRL_IO_CSX_MASK   (0xF0U)

◆ FEMC_IOCTRL_IO_CSX_SET

#define FEMC_IOCTRL_IO_CSX_SET (   x)    (((uint32_t)(x) << FEMC_IOCTRL_IO_CSX_SHIFT) & FEMC_IOCTRL_IO_CSX_MASK)

◆ FEMC_IOCTRL_IO_CSX_SHIFT

#define FEMC_IOCTRL_IO_CSX_SHIFT   (4U)

◆ FEMC_IOCTRL_IO_SCS_0_GET

#define FEMC_IOCTRL_IO_SCS_0_GET (   x)    (((uint32_t)(x) & FEMC_IOCTRL_IO_SCS_0_MASK) >> FEMC_IOCTRL_IO_SCS_0_SHIFT)

◆ FEMC_IOCTRL_IO_SCS_0_MASK

#define FEMC_IOCTRL_IO_SCS_0_MASK   (0xF00U)

◆ FEMC_IOCTRL_IO_SCS_0_SET

#define FEMC_IOCTRL_IO_SCS_0_SET (   x)    (((uint32_t)(x) << FEMC_IOCTRL_IO_SCS_0_SHIFT) & FEMC_IOCTRL_IO_SCS_0_MASK)

◆ FEMC_IOCTRL_IO_SCS_0_SHIFT

#define FEMC_IOCTRL_IO_SCS_0_SHIFT   (8U)

◆ FEMC_IOCTRL_IO_SCS_1_GET

#define FEMC_IOCTRL_IO_SCS_1_GET (   x)    (((uint32_t)(x) & FEMC_IOCTRL_IO_SCS_1_MASK) >> FEMC_IOCTRL_IO_SCS_1_SHIFT)

◆ FEMC_IOCTRL_IO_SCS_1_MASK

#define FEMC_IOCTRL_IO_SCS_1_MASK   (0xF000U)

◆ FEMC_IOCTRL_IO_SCS_1_SET

#define FEMC_IOCTRL_IO_SCS_1_SET (   x)    (((uint32_t)(x) << FEMC_IOCTRL_IO_SCS_1_SHIFT) & FEMC_IOCTRL_IO_SCS_1_MASK)

◆ FEMC_IOCTRL_IO_SCS_1_SHIFT

#define FEMC_IOCTRL_IO_SCS_1_SHIFT   (12U)

◆ FEMC_IPCMD_CMD_GET

#define FEMC_IPCMD_CMD_GET (   x)    (((uint32_t)(x) & FEMC_IPCMD_CMD_MASK) >> FEMC_IPCMD_CMD_SHIFT)

◆ FEMC_IPCMD_CMD_MASK

#define FEMC_IPCMD_CMD_MASK   (0xFFFFU)

◆ FEMC_IPCMD_CMD_SET

#define FEMC_IPCMD_CMD_SET (   x)    (((uint32_t)(x) << FEMC_IPCMD_CMD_SHIFT) & FEMC_IPCMD_CMD_MASK)

◆ FEMC_IPCMD_CMD_SHIFT

#define FEMC_IPCMD_CMD_SHIFT   (0U)

◆ FEMC_IPCMD_KEY_GET

#define FEMC_IPCMD_KEY_GET (   x)    (((uint32_t)(x) & FEMC_IPCMD_KEY_MASK) >> FEMC_IPCMD_KEY_SHIFT)

◆ FEMC_IPCMD_KEY_MASK

#define FEMC_IPCMD_KEY_MASK   (0xFFFF0000UL)

◆ FEMC_IPCMD_KEY_SET

#define FEMC_IPCMD_KEY_SET (   x)    (((uint32_t)(x) << FEMC_IPCMD_KEY_SHIFT) & FEMC_IPCMD_KEY_MASK)

◆ FEMC_IPCMD_KEY_SHIFT

#define FEMC_IPCMD_KEY_SHIFT   (16U)

◆ FEMC_IPRX_DAT_GET

#define FEMC_IPRX_DAT_GET (   x)    (((uint32_t)(x) & FEMC_IPRX_DAT_MASK) >> FEMC_IPRX_DAT_SHIFT)

◆ FEMC_IPRX_DAT_MASK

#define FEMC_IPRX_DAT_MASK   (0xFFFFFFFFUL)

◆ FEMC_IPRX_DAT_SET

#define FEMC_IPRX_DAT_SET (   x)    (((uint32_t)(x) << FEMC_IPRX_DAT_SHIFT) & FEMC_IPRX_DAT_MASK)

◆ FEMC_IPRX_DAT_SHIFT

#define FEMC_IPRX_DAT_SHIFT   (0U)

◆ FEMC_IPTX_DAT_GET

#define FEMC_IPTX_DAT_GET (   x)    (((uint32_t)(x) & FEMC_IPTX_DAT_MASK) >> FEMC_IPTX_DAT_SHIFT)

◆ FEMC_IPTX_DAT_MASK

#define FEMC_IPTX_DAT_MASK   (0xFFFFFFFFUL)

◆ FEMC_IPTX_DAT_SET

#define FEMC_IPTX_DAT_SET (   x)    (((uint32_t)(x) << FEMC_IPTX_DAT_SHIFT) & FEMC_IPTX_DAT_MASK)

◆ FEMC_IPTX_DAT_SHIFT

#define FEMC_IPTX_DAT_SHIFT   (0U)

◆ FEMC_SADDR_SA_GET

#define FEMC_SADDR_SA_GET (   x)    (((uint32_t)(x) & FEMC_SADDR_SA_MASK) >> FEMC_SADDR_SA_SHIFT)

◆ FEMC_SADDR_SA_MASK

#define FEMC_SADDR_SA_MASK   (0xFFFFFFFFUL)

◆ FEMC_SADDR_SA_SET

#define FEMC_SADDR_SA_SET (   x)    (((uint32_t)(x) << FEMC_SADDR_SA_SHIFT) & FEMC_SADDR_SA_MASK)

◆ FEMC_SADDR_SA_SHIFT

#define FEMC_SADDR_SA_SHIFT   (0U)

◆ FEMC_SDRCTRL0_BANK2_GET

#define FEMC_SDRCTRL0_BANK2_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL0_BANK2_MASK) >> FEMC_SDRCTRL0_BANK2_SHIFT)

◆ FEMC_SDRCTRL0_BANK2_MASK

#define FEMC_SDRCTRL0_BANK2_MASK   (0x4000U)

◆ FEMC_SDRCTRL0_BANK2_SET

#define FEMC_SDRCTRL0_BANK2_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL0_BANK2_SHIFT) & FEMC_SDRCTRL0_BANK2_MASK)

◆ FEMC_SDRCTRL0_BANK2_SHIFT

#define FEMC_SDRCTRL0_BANK2_SHIFT   (14U)

◆ FEMC_SDRCTRL0_BURSTLEN_GET

#define FEMC_SDRCTRL0_BURSTLEN_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL0_BURSTLEN_MASK) >> FEMC_SDRCTRL0_BURSTLEN_SHIFT)

◆ FEMC_SDRCTRL0_BURSTLEN_MASK

#define FEMC_SDRCTRL0_BURSTLEN_MASK   (0x70U)

◆ FEMC_SDRCTRL0_BURSTLEN_SET

#define FEMC_SDRCTRL0_BURSTLEN_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL0_BURSTLEN_SHIFT) & FEMC_SDRCTRL0_BURSTLEN_MASK)

◆ FEMC_SDRCTRL0_BURSTLEN_SHIFT

#define FEMC_SDRCTRL0_BURSTLEN_SHIFT   (4U)

◆ FEMC_SDRCTRL0_CAS_GET

#define FEMC_SDRCTRL0_CAS_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL0_CAS_MASK) >> FEMC_SDRCTRL0_CAS_SHIFT)

◆ FEMC_SDRCTRL0_CAS_MASK

#define FEMC_SDRCTRL0_CAS_MASK   (0xC00U)

◆ FEMC_SDRCTRL0_CAS_SET

#define FEMC_SDRCTRL0_CAS_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL0_CAS_SHIFT) & FEMC_SDRCTRL0_CAS_MASK)

◆ FEMC_SDRCTRL0_CAS_SHIFT

#define FEMC_SDRCTRL0_CAS_SHIFT   (10U)

◆ FEMC_SDRCTRL0_COL8_GET

#define FEMC_SDRCTRL0_COL8_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL0_COL8_MASK) >> FEMC_SDRCTRL0_COL8_SHIFT)

◆ FEMC_SDRCTRL0_COL8_MASK

#define FEMC_SDRCTRL0_COL8_MASK   (0x80U)

◆ FEMC_SDRCTRL0_COL8_SET

#define FEMC_SDRCTRL0_COL8_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL0_COL8_SHIFT) & FEMC_SDRCTRL0_COL8_MASK)

◆ FEMC_SDRCTRL0_COL8_SHIFT

#define FEMC_SDRCTRL0_COL8_SHIFT   (7U)

◆ FEMC_SDRCTRL0_COL_GET

#define FEMC_SDRCTRL0_COL_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL0_COL_MASK) >> FEMC_SDRCTRL0_COL_SHIFT)

◆ FEMC_SDRCTRL0_COL_MASK

#define FEMC_SDRCTRL0_COL_MASK   (0x300U)

◆ FEMC_SDRCTRL0_COL_SET

#define FEMC_SDRCTRL0_COL_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL0_COL_SHIFT) & FEMC_SDRCTRL0_COL_MASK)

◆ FEMC_SDRCTRL0_COL_SHIFT

#define FEMC_SDRCTRL0_COL_SHIFT   (8U)

◆ FEMC_SDRCTRL0_HIGHBAND_GET

#define FEMC_SDRCTRL0_HIGHBAND_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL0_HIGHBAND_MASK) >> FEMC_SDRCTRL0_HIGHBAND_SHIFT)

◆ FEMC_SDRCTRL0_HIGHBAND_MASK

#define FEMC_SDRCTRL0_HIGHBAND_MASK   (0x8U)

◆ FEMC_SDRCTRL0_HIGHBAND_SET

#define FEMC_SDRCTRL0_HIGHBAND_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL0_HIGHBAND_SHIFT) & FEMC_SDRCTRL0_HIGHBAND_MASK)

◆ FEMC_SDRCTRL0_HIGHBAND_SHIFT

#define FEMC_SDRCTRL0_HIGHBAND_SHIFT   (3U)

◆ FEMC_SDRCTRL0_PORTSZ_GET

#define FEMC_SDRCTRL0_PORTSZ_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL0_PORTSZ_MASK) >> FEMC_SDRCTRL0_PORTSZ_SHIFT)

◆ FEMC_SDRCTRL0_PORTSZ_MASK

#define FEMC_SDRCTRL0_PORTSZ_MASK   (0x3U)

◆ FEMC_SDRCTRL0_PORTSZ_SET

#define FEMC_SDRCTRL0_PORTSZ_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL0_PORTSZ_SHIFT) & FEMC_SDRCTRL0_PORTSZ_MASK)

◆ FEMC_SDRCTRL0_PORTSZ_SHIFT

#define FEMC_SDRCTRL0_PORTSZ_SHIFT   (0U)

◆ FEMC_SDRCTRL1_ACT2PRE_GET

#define FEMC_SDRCTRL1_ACT2PRE_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL1_ACT2PRE_MASK) >> FEMC_SDRCTRL1_ACT2PRE_SHIFT)

◆ FEMC_SDRCTRL1_ACT2PRE_MASK

#define FEMC_SDRCTRL1_ACT2PRE_MASK   (0xF00000UL)

◆ FEMC_SDRCTRL1_ACT2PRE_SET

#define FEMC_SDRCTRL1_ACT2PRE_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL1_ACT2PRE_SHIFT) & FEMC_SDRCTRL1_ACT2PRE_MASK)

◆ FEMC_SDRCTRL1_ACT2PRE_SHIFT

#define FEMC_SDRCTRL1_ACT2PRE_SHIFT   (20U)

◆ FEMC_SDRCTRL1_ACT2RW_GET

#define FEMC_SDRCTRL1_ACT2RW_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL1_ACT2RW_MASK) >> FEMC_SDRCTRL1_ACT2RW_SHIFT)

◆ FEMC_SDRCTRL1_ACT2RW_MASK

#define FEMC_SDRCTRL1_ACT2RW_MASK   (0xF0U)

◆ FEMC_SDRCTRL1_ACT2RW_SET

#define FEMC_SDRCTRL1_ACT2RW_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL1_ACT2RW_SHIFT) & FEMC_SDRCTRL1_ACT2RW_MASK)

◆ FEMC_SDRCTRL1_ACT2RW_SHIFT

#define FEMC_SDRCTRL1_ACT2RW_SHIFT   (4U)

◆ FEMC_SDRCTRL1_CKEOFF_GET

#define FEMC_SDRCTRL1_CKEOFF_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL1_CKEOFF_MASK) >> FEMC_SDRCTRL1_CKEOFF_SHIFT)

◆ FEMC_SDRCTRL1_CKEOFF_MASK

#define FEMC_SDRCTRL1_CKEOFF_MASK   (0xF0000UL)

◆ FEMC_SDRCTRL1_CKEOFF_SET

#define FEMC_SDRCTRL1_CKEOFF_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL1_CKEOFF_SHIFT) & FEMC_SDRCTRL1_CKEOFF_MASK)

◆ FEMC_SDRCTRL1_CKEOFF_SHIFT

#define FEMC_SDRCTRL1_CKEOFF_SHIFT   (16U)

◆ FEMC_SDRCTRL1_PRE2ACT_GET

#define FEMC_SDRCTRL1_PRE2ACT_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL1_PRE2ACT_MASK) >> FEMC_SDRCTRL1_PRE2ACT_SHIFT)

◆ FEMC_SDRCTRL1_PRE2ACT_MASK

#define FEMC_SDRCTRL1_PRE2ACT_MASK   (0xFU)

◆ FEMC_SDRCTRL1_PRE2ACT_SET

#define FEMC_SDRCTRL1_PRE2ACT_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL1_PRE2ACT_SHIFT) & FEMC_SDRCTRL1_PRE2ACT_MASK)

◆ FEMC_SDRCTRL1_PRE2ACT_SHIFT

#define FEMC_SDRCTRL1_PRE2ACT_SHIFT   (0U)

◆ FEMC_SDRCTRL1_RFRC_GET

#define FEMC_SDRCTRL1_RFRC_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL1_RFRC_MASK) >> FEMC_SDRCTRL1_RFRC_SHIFT)

◆ FEMC_SDRCTRL1_RFRC_MASK

#define FEMC_SDRCTRL1_RFRC_MASK   (0x1F00U)

◆ FEMC_SDRCTRL1_RFRC_SET

#define FEMC_SDRCTRL1_RFRC_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL1_RFRC_SHIFT) & FEMC_SDRCTRL1_RFRC_MASK)

◆ FEMC_SDRCTRL1_RFRC_SHIFT

#define FEMC_SDRCTRL1_RFRC_SHIFT   (8U)

◆ FEMC_SDRCTRL1_WRC_GET

#define FEMC_SDRCTRL1_WRC_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL1_WRC_MASK) >> FEMC_SDRCTRL1_WRC_SHIFT)

◆ FEMC_SDRCTRL1_WRC_MASK

#define FEMC_SDRCTRL1_WRC_MASK   (0xE000U)

◆ FEMC_SDRCTRL1_WRC_SET

#define FEMC_SDRCTRL1_WRC_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL1_WRC_SHIFT) & FEMC_SDRCTRL1_WRC_MASK)

◆ FEMC_SDRCTRL1_WRC_SHIFT

#define FEMC_SDRCTRL1_WRC_SHIFT   (13U)

◆ FEMC_SDRCTRL2_ACT2ACT_GET

#define FEMC_SDRCTRL2_ACT2ACT_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL2_ACT2ACT_MASK) >> FEMC_SDRCTRL2_ACT2ACT_SHIFT)

◆ FEMC_SDRCTRL2_ACT2ACT_MASK

#define FEMC_SDRCTRL2_ACT2ACT_MASK   (0xFF0000UL)

◆ FEMC_SDRCTRL2_ACT2ACT_SET

#define FEMC_SDRCTRL2_ACT2ACT_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL2_ACT2ACT_SHIFT) & FEMC_SDRCTRL2_ACT2ACT_MASK)

◆ FEMC_SDRCTRL2_ACT2ACT_SHIFT

#define FEMC_SDRCTRL2_ACT2ACT_SHIFT   (16U)

◆ FEMC_SDRCTRL2_ITO_GET

#define FEMC_SDRCTRL2_ITO_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL2_ITO_MASK) >> FEMC_SDRCTRL2_ITO_SHIFT)

◆ FEMC_SDRCTRL2_ITO_MASK

#define FEMC_SDRCTRL2_ITO_MASK   (0xFF000000UL)

◆ FEMC_SDRCTRL2_ITO_SET

#define FEMC_SDRCTRL2_ITO_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL2_ITO_SHIFT) & FEMC_SDRCTRL2_ITO_MASK)

◆ FEMC_SDRCTRL2_ITO_SHIFT

#define FEMC_SDRCTRL2_ITO_SHIFT   (24U)

◆ FEMC_SDRCTRL2_REF2REF_GET

#define FEMC_SDRCTRL2_REF2REF_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL2_REF2REF_MASK) >> FEMC_SDRCTRL2_REF2REF_SHIFT)

◆ FEMC_SDRCTRL2_REF2REF_MASK

#define FEMC_SDRCTRL2_REF2REF_MASK   (0xFF00U)

◆ FEMC_SDRCTRL2_REF2REF_SET

#define FEMC_SDRCTRL2_REF2REF_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL2_REF2REF_SHIFT) & FEMC_SDRCTRL2_REF2REF_MASK)

◆ FEMC_SDRCTRL2_REF2REF_SHIFT

#define FEMC_SDRCTRL2_REF2REF_SHIFT   (8U)

◆ FEMC_SDRCTRL2_SRRC_GET

#define FEMC_SDRCTRL2_SRRC_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL2_SRRC_MASK) >> FEMC_SDRCTRL2_SRRC_SHIFT)

◆ FEMC_SDRCTRL2_SRRC_MASK

#define FEMC_SDRCTRL2_SRRC_MASK   (0xFFU)

◆ FEMC_SDRCTRL2_SRRC_SET

#define FEMC_SDRCTRL2_SRRC_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL2_SRRC_SHIFT) & FEMC_SDRCTRL2_SRRC_MASK)

◆ FEMC_SDRCTRL2_SRRC_SHIFT

#define FEMC_SDRCTRL2_SRRC_SHIFT   (0U)

◆ FEMC_SDRCTRL3_PRESCALE_GET

#define FEMC_SDRCTRL3_PRESCALE_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL3_PRESCALE_MASK) >> FEMC_SDRCTRL3_PRESCALE_SHIFT)

◆ FEMC_SDRCTRL3_PRESCALE_MASK

#define FEMC_SDRCTRL3_PRESCALE_MASK   (0xFF00U)

◆ FEMC_SDRCTRL3_PRESCALE_SET

#define FEMC_SDRCTRL3_PRESCALE_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL3_PRESCALE_SHIFT) & FEMC_SDRCTRL3_PRESCALE_MASK)

◆ FEMC_SDRCTRL3_PRESCALE_SHIFT

#define FEMC_SDRCTRL3_PRESCALE_SHIFT   (8U)

◆ FEMC_SDRCTRL3_REBL_GET

#define FEMC_SDRCTRL3_REBL_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL3_REBL_MASK) >> FEMC_SDRCTRL3_REBL_SHIFT)

◆ FEMC_SDRCTRL3_REBL_MASK

#define FEMC_SDRCTRL3_REBL_MASK   (0xEU)

◆ FEMC_SDRCTRL3_REBL_SET

#define FEMC_SDRCTRL3_REBL_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL3_REBL_SHIFT) & FEMC_SDRCTRL3_REBL_MASK)

◆ FEMC_SDRCTRL3_REBL_SHIFT

#define FEMC_SDRCTRL3_REBL_SHIFT   (1U)

◆ FEMC_SDRCTRL3_REN_GET

#define FEMC_SDRCTRL3_REN_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL3_REN_MASK) >> FEMC_SDRCTRL3_REN_SHIFT)

◆ FEMC_SDRCTRL3_REN_MASK

#define FEMC_SDRCTRL3_REN_MASK   (0x1U)

◆ FEMC_SDRCTRL3_REN_SET

#define FEMC_SDRCTRL3_REN_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL3_REN_SHIFT) & FEMC_SDRCTRL3_REN_MASK)

◆ FEMC_SDRCTRL3_REN_SHIFT

#define FEMC_SDRCTRL3_REN_SHIFT   (0U)

◆ FEMC_SDRCTRL3_RT_GET

#define FEMC_SDRCTRL3_RT_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL3_RT_MASK) >> FEMC_SDRCTRL3_RT_SHIFT)

◆ FEMC_SDRCTRL3_RT_MASK

#define FEMC_SDRCTRL3_RT_MASK   (0xFF0000UL)

◆ FEMC_SDRCTRL3_RT_SET

#define FEMC_SDRCTRL3_RT_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL3_RT_SHIFT) & FEMC_SDRCTRL3_RT_MASK)

◆ FEMC_SDRCTRL3_RT_SHIFT

#define FEMC_SDRCTRL3_RT_SHIFT   (16U)

◆ FEMC_SDRCTRL3_UT_GET

#define FEMC_SDRCTRL3_UT_GET (   x)    (((uint32_t)(x) & FEMC_SDRCTRL3_UT_MASK) >> FEMC_SDRCTRL3_UT_SHIFT)

◆ FEMC_SDRCTRL3_UT_MASK

#define FEMC_SDRCTRL3_UT_MASK   (0xFF000000UL)

◆ FEMC_SDRCTRL3_UT_SET

#define FEMC_SDRCTRL3_UT_SET (   x)    (((uint32_t)(x) << FEMC_SDRCTRL3_UT_SHIFT) & FEMC_SDRCTRL3_UT_MASK)

◆ FEMC_SDRCTRL3_UT_SHIFT

#define FEMC_SDRCTRL3_UT_SHIFT   (24U)

◆ FEMC_SRCTRL0_ADM_GET

#define FEMC_SRCTRL0_ADM_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL0_ADM_MASK) >> FEMC_SRCTRL0_ADM_SHIFT)

◆ FEMC_SRCTRL0_ADM_MASK

#define FEMC_SRCTRL0_ADM_MASK   (0x300U)

◆ FEMC_SRCTRL0_ADM_SET

#define FEMC_SRCTRL0_ADM_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL0_ADM_SHIFT) & FEMC_SRCTRL0_ADM_MASK)

◆ FEMC_SRCTRL0_ADM_SHIFT

#define FEMC_SRCTRL0_ADM_SHIFT   (8U)

◆ FEMC_SRCTRL0_ADVH_GET

#define FEMC_SRCTRL0_ADVH_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL0_ADVH_MASK) >> FEMC_SRCTRL0_ADVH_SHIFT)

◆ FEMC_SRCTRL0_ADVH_MASK

#define FEMC_SRCTRL0_ADVH_MASK   (0x800U)

◆ FEMC_SRCTRL0_ADVH_SET

#define FEMC_SRCTRL0_ADVH_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL0_ADVH_SHIFT) & FEMC_SRCTRL0_ADVH_MASK)

◆ FEMC_SRCTRL0_ADVH_SHIFT

#define FEMC_SRCTRL0_ADVH_SHIFT   (11U)

◆ FEMC_SRCTRL0_ADVP_GET

#define FEMC_SRCTRL0_ADVP_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL0_ADVP_MASK) >> FEMC_SRCTRL0_ADVP_SHIFT)

◆ FEMC_SRCTRL0_ADVP_MASK

#define FEMC_SRCTRL0_ADVP_MASK   (0x400U)

◆ FEMC_SRCTRL0_ADVP_SET

#define FEMC_SRCTRL0_ADVP_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL0_ADVP_SHIFT) & FEMC_SRCTRL0_ADVP_MASK)

◆ FEMC_SRCTRL0_ADVP_SHIFT

#define FEMC_SRCTRL0_ADVP_SHIFT   (10U)

◆ FEMC_SRCTRL0_PORTSZ_GET

#define FEMC_SRCTRL0_PORTSZ_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL0_PORTSZ_MASK) >> FEMC_SRCTRL0_PORTSZ_SHIFT)

◆ FEMC_SRCTRL0_PORTSZ_MASK

#define FEMC_SRCTRL0_PORTSZ_MASK   (0x1U)

◆ FEMC_SRCTRL0_PORTSZ_SET

#define FEMC_SRCTRL0_PORTSZ_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL0_PORTSZ_SHIFT) & FEMC_SRCTRL0_PORTSZ_MASK)

◆ FEMC_SRCTRL0_PORTSZ_SHIFT

#define FEMC_SRCTRL0_PORTSZ_SHIFT   (0U)

◆ FEMC_SRCTRL1_AH_GET

#define FEMC_SRCTRL1_AH_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL1_AH_MASK) >> FEMC_SRCTRL1_AH_SHIFT)

◆ FEMC_SRCTRL1_AH_MASK

#define FEMC_SRCTRL1_AH_MASK   (0xF000U)

◆ FEMC_SRCTRL1_AH_SET

#define FEMC_SRCTRL1_AH_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL1_AH_SHIFT) & FEMC_SRCTRL1_AH_MASK)

◆ FEMC_SRCTRL1_AH_SHIFT

#define FEMC_SRCTRL1_AH_SHIFT   (12U)

◆ FEMC_SRCTRL1_AS_GET

#define FEMC_SRCTRL1_AS_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL1_AS_MASK) >> FEMC_SRCTRL1_AS_SHIFT)

◆ FEMC_SRCTRL1_AS_MASK

#define FEMC_SRCTRL1_AS_MASK   (0xF00U)

◆ FEMC_SRCTRL1_AS_SET

#define FEMC_SRCTRL1_AS_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL1_AS_SHIFT) & FEMC_SRCTRL1_AS_MASK)

◆ FEMC_SRCTRL1_AS_SHIFT

#define FEMC_SRCTRL1_AS_SHIFT   (8U)

◆ FEMC_SRCTRL1_CEH_GET

#define FEMC_SRCTRL1_CEH_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL1_CEH_MASK) >> FEMC_SRCTRL1_CEH_SHIFT)

◆ FEMC_SRCTRL1_CEH_MASK

#define FEMC_SRCTRL1_CEH_MASK   (0xF0U)

◆ FEMC_SRCTRL1_CEH_SET

#define FEMC_SRCTRL1_CEH_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL1_CEH_SHIFT) & FEMC_SRCTRL1_CEH_MASK)

◆ FEMC_SRCTRL1_CEH_SHIFT

#define FEMC_SRCTRL1_CEH_SHIFT   (4U)

◆ FEMC_SRCTRL1_CES_GET

#define FEMC_SRCTRL1_CES_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL1_CES_MASK) >> FEMC_SRCTRL1_CES_SHIFT)

◆ FEMC_SRCTRL1_CES_MASK

#define FEMC_SRCTRL1_CES_MASK   (0xFU)

◆ FEMC_SRCTRL1_CES_SET

#define FEMC_SRCTRL1_CES_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL1_CES_SHIFT) & FEMC_SRCTRL1_CES_MASK)

◆ FEMC_SRCTRL1_CES_SHIFT

#define FEMC_SRCTRL1_CES_SHIFT   (0U)

◆ FEMC_SRCTRL1_OEH_GET

#define FEMC_SRCTRL1_OEH_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL1_OEH_MASK) >> FEMC_SRCTRL1_OEH_SHIFT)

◆ FEMC_SRCTRL1_OEH_MASK

#define FEMC_SRCTRL1_OEH_MASK   (0xF0000000UL)

◆ FEMC_SRCTRL1_OEH_SET

#define FEMC_SRCTRL1_OEH_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL1_OEH_SHIFT) & FEMC_SRCTRL1_OEH_MASK)

◆ FEMC_SRCTRL1_OEH_SHIFT

#define FEMC_SRCTRL1_OEH_SHIFT   (28U)

◆ FEMC_SRCTRL1_OEL_GET

#define FEMC_SRCTRL1_OEL_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL1_OEL_MASK) >> FEMC_SRCTRL1_OEL_SHIFT)

◆ FEMC_SRCTRL1_OEL_MASK

#define FEMC_SRCTRL1_OEL_MASK   (0xF000000UL)

◆ FEMC_SRCTRL1_OEL_SET

#define FEMC_SRCTRL1_OEL_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL1_OEL_SHIFT) & FEMC_SRCTRL1_OEL_MASK)

◆ FEMC_SRCTRL1_OEL_SHIFT

#define FEMC_SRCTRL1_OEL_SHIFT   (24U)

◆ FEMC_SRCTRL1_WEH_GET

#define FEMC_SRCTRL1_WEH_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL1_WEH_MASK) >> FEMC_SRCTRL1_WEH_SHIFT)

◆ FEMC_SRCTRL1_WEH_MASK

#define FEMC_SRCTRL1_WEH_MASK   (0xF00000UL)

◆ FEMC_SRCTRL1_WEH_SET

#define FEMC_SRCTRL1_WEH_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL1_WEH_SHIFT) & FEMC_SRCTRL1_WEH_MASK)

◆ FEMC_SRCTRL1_WEH_SHIFT

#define FEMC_SRCTRL1_WEH_SHIFT   (20U)

◆ FEMC_SRCTRL1_WEL_GET

#define FEMC_SRCTRL1_WEL_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL1_WEL_MASK) >> FEMC_SRCTRL1_WEL_SHIFT)

◆ FEMC_SRCTRL1_WEL_MASK

#define FEMC_SRCTRL1_WEL_MASK   (0xF0000UL)

◆ FEMC_SRCTRL1_WEL_SET

#define FEMC_SRCTRL1_WEL_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL1_WEL_SHIFT) & FEMC_SRCTRL1_WEL_MASK)

◆ FEMC_SRCTRL1_WEL_SHIFT

#define FEMC_SRCTRL1_WEL_SHIFT   (16U)

◆ FEMC_SRCTRL2_ADM_GET

#define FEMC_SRCTRL2_ADM_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL2_ADM_MASK) >> FEMC_SRCTRL2_ADM_SHIFT)

◆ FEMC_SRCTRL2_ADM_MASK

#define FEMC_SRCTRL2_ADM_MASK   (0x300U)

◆ FEMC_SRCTRL2_ADM_SET

#define FEMC_SRCTRL2_ADM_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL2_ADM_SHIFT) & FEMC_SRCTRL2_ADM_MASK)

◆ FEMC_SRCTRL2_ADM_SHIFT

#define FEMC_SRCTRL2_ADM_SHIFT   (8U)

◆ FEMC_SRCTRL2_ADVH_GET

#define FEMC_SRCTRL2_ADVH_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL2_ADVH_MASK) >> FEMC_SRCTRL2_ADVH_SHIFT)

◆ FEMC_SRCTRL2_ADVH_MASK

#define FEMC_SRCTRL2_ADVH_MASK   (0x800U)

◆ FEMC_SRCTRL2_ADVH_SET

#define FEMC_SRCTRL2_ADVH_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL2_ADVH_SHIFT) & FEMC_SRCTRL2_ADVH_MASK)

◆ FEMC_SRCTRL2_ADVH_SHIFT

#define FEMC_SRCTRL2_ADVH_SHIFT   (11U)

◆ FEMC_SRCTRL2_ADVP_GET

#define FEMC_SRCTRL2_ADVP_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL2_ADVP_MASK) >> FEMC_SRCTRL2_ADVP_SHIFT)

◆ FEMC_SRCTRL2_ADVP_MASK

#define FEMC_SRCTRL2_ADVP_MASK   (0x400U)

◆ FEMC_SRCTRL2_ADVP_SET

#define FEMC_SRCTRL2_ADVP_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL2_ADVP_SHIFT) & FEMC_SRCTRL2_ADVP_MASK)

◆ FEMC_SRCTRL2_ADVP_SHIFT

#define FEMC_SRCTRL2_ADVP_SHIFT   (10U)

◆ FEMC_SRCTRL2_PORTSZ_GET

#define FEMC_SRCTRL2_PORTSZ_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL2_PORTSZ_MASK) >> FEMC_SRCTRL2_PORTSZ_SHIFT)

◆ FEMC_SRCTRL2_PORTSZ_MASK

#define FEMC_SRCTRL2_PORTSZ_MASK   (0x1U)

◆ FEMC_SRCTRL2_PORTSZ_SET

#define FEMC_SRCTRL2_PORTSZ_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL2_PORTSZ_SHIFT) & FEMC_SRCTRL2_PORTSZ_MASK)

◆ FEMC_SRCTRL2_PORTSZ_SHIFT

#define FEMC_SRCTRL2_PORTSZ_SHIFT   (0U)

◆ FEMC_SRCTRL3_AH_GET

#define FEMC_SRCTRL3_AH_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL3_AH_MASK) >> FEMC_SRCTRL3_AH_SHIFT)

◆ FEMC_SRCTRL3_AH_MASK

#define FEMC_SRCTRL3_AH_MASK   (0xF000U)

◆ FEMC_SRCTRL3_AH_SET

#define FEMC_SRCTRL3_AH_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL3_AH_SHIFT) & FEMC_SRCTRL3_AH_MASK)

◆ FEMC_SRCTRL3_AH_SHIFT

#define FEMC_SRCTRL3_AH_SHIFT   (12U)

◆ FEMC_SRCTRL3_AS_GET

#define FEMC_SRCTRL3_AS_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL3_AS_MASK) >> FEMC_SRCTRL3_AS_SHIFT)

◆ FEMC_SRCTRL3_AS_MASK

#define FEMC_SRCTRL3_AS_MASK   (0xF00U)

◆ FEMC_SRCTRL3_AS_SET

#define FEMC_SRCTRL3_AS_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL3_AS_SHIFT) & FEMC_SRCTRL3_AS_MASK)

◆ FEMC_SRCTRL3_AS_SHIFT

#define FEMC_SRCTRL3_AS_SHIFT   (8U)

◆ FEMC_SRCTRL3_CEH_GET

#define FEMC_SRCTRL3_CEH_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL3_CEH_MASK) >> FEMC_SRCTRL3_CEH_SHIFT)

◆ FEMC_SRCTRL3_CEH_MASK

#define FEMC_SRCTRL3_CEH_MASK   (0xF0U)

◆ FEMC_SRCTRL3_CEH_SET

#define FEMC_SRCTRL3_CEH_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL3_CEH_SHIFT) & FEMC_SRCTRL3_CEH_MASK)

◆ FEMC_SRCTRL3_CEH_SHIFT

#define FEMC_SRCTRL3_CEH_SHIFT   (4U)

◆ FEMC_SRCTRL3_CES_GET

#define FEMC_SRCTRL3_CES_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL3_CES_MASK) >> FEMC_SRCTRL3_CES_SHIFT)

◆ FEMC_SRCTRL3_CES_MASK

#define FEMC_SRCTRL3_CES_MASK   (0xFU)

◆ FEMC_SRCTRL3_CES_SET

#define FEMC_SRCTRL3_CES_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL3_CES_SHIFT) & FEMC_SRCTRL3_CES_MASK)

◆ FEMC_SRCTRL3_CES_SHIFT

#define FEMC_SRCTRL3_CES_SHIFT   (0U)

◆ FEMC_SRCTRL3_OEH_GET

#define FEMC_SRCTRL3_OEH_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL3_OEH_MASK) >> FEMC_SRCTRL3_OEH_SHIFT)

◆ FEMC_SRCTRL3_OEH_MASK

#define FEMC_SRCTRL3_OEH_MASK   (0xF0000000UL)

◆ FEMC_SRCTRL3_OEH_SET

#define FEMC_SRCTRL3_OEH_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL3_OEH_SHIFT) & FEMC_SRCTRL3_OEH_MASK)

◆ FEMC_SRCTRL3_OEH_SHIFT

#define FEMC_SRCTRL3_OEH_SHIFT   (28U)

◆ FEMC_SRCTRL3_OEL_GET

#define FEMC_SRCTRL3_OEL_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL3_OEL_MASK) >> FEMC_SRCTRL3_OEL_SHIFT)

◆ FEMC_SRCTRL3_OEL_MASK

#define FEMC_SRCTRL3_OEL_MASK   (0xF000000UL)

◆ FEMC_SRCTRL3_OEL_SET

#define FEMC_SRCTRL3_OEL_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL3_OEL_SHIFT) & FEMC_SRCTRL3_OEL_MASK)

◆ FEMC_SRCTRL3_OEL_SHIFT

#define FEMC_SRCTRL3_OEL_SHIFT   (24U)

◆ FEMC_SRCTRL3_WEH_GET

#define FEMC_SRCTRL3_WEH_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL3_WEH_MASK) >> FEMC_SRCTRL3_WEH_SHIFT)

◆ FEMC_SRCTRL3_WEH_MASK

#define FEMC_SRCTRL3_WEH_MASK   (0xF00000UL)

◆ FEMC_SRCTRL3_WEH_SET

#define FEMC_SRCTRL3_WEH_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL3_WEH_SHIFT) & FEMC_SRCTRL3_WEH_MASK)

◆ FEMC_SRCTRL3_WEH_SHIFT

#define FEMC_SRCTRL3_WEH_SHIFT   (20U)

◆ FEMC_SRCTRL3_WEL_GET

#define FEMC_SRCTRL3_WEL_GET (   x)    (((uint32_t)(x) & FEMC_SRCTRL3_WEL_MASK) >> FEMC_SRCTRL3_WEL_SHIFT)

◆ FEMC_SRCTRL3_WEL_MASK

#define FEMC_SRCTRL3_WEL_MASK   (0xF0000UL)

◆ FEMC_SRCTRL3_WEL_SET

#define FEMC_SRCTRL3_WEL_SET (   x)    (((uint32_t)(x) << FEMC_SRCTRL3_WEL_SHIFT) & FEMC_SRCTRL3_WEL_MASK)

◆ FEMC_SRCTRL3_WEL_SHIFT

#define FEMC_SRCTRL3_WEL_SHIFT   (16U)

◆ FEMC_STAT0_IDLE_GET

#define FEMC_STAT0_IDLE_GET (   x)    (((uint32_t)(x) & FEMC_STAT0_IDLE_MASK) >> FEMC_STAT0_IDLE_SHIFT)

◆ FEMC_STAT0_IDLE_MASK

#define FEMC_STAT0_IDLE_MASK   (0x1U)

◆ FEMC_STAT0_IDLE_SHIFT

#define FEMC_STAT0_IDLE_SHIFT   (0U)